Home > Kuliah, Sistem Digital > Sintesis Rangkaian Logika

Sintesis Rangkaian Logika

Sintesis dalam artikel ini mengacu ke proses untuk membangkitkan rangkaian logika dari deskripsi perilaku fungsional yang diinginkan. Dalam perancangan sistem digital, sintesis merupakan proses mapping rancangan RTL (register-transfer level) yang mendeskripsikan perilaku sistem digital ke dalam netlist level gerbang logika sesuai teknologi chip target yang digunakan.

Sintesis rangkaian logika ini telah dibahas di kuliah TSK-205 Sistem Digital. Di program studi Sistem Komputer – Undip, materi diberikan kepada mahasiswa S1 di semester 2. Sintesis rangkaian logika ini dibahas di pertemuan 1-3.

Materi kuliah 1 membahas tentang metodologi perancangan sistem. Kuliah 2 membahas tentang konsep rangkaian digital, fungsi logika, representasi fungsi logika dengan tabel kebenaran dan ekspresi logika, variabel, ekspresi dan persamaan logika, serta gerbang logika dan rangkaian logika. Kuliah 3 membahas tentang aljabar Boolean, sintesis rangkaian logika, persamaan sum-of-product (SOP) dan product-of-sum (POS), minterm, maxterm, dan bentuk kanonik SOP dan POS, penyederhanaan ekspresi menggunakan aljabar, implementasi rangkaian dengan susunan gerbang AND-OR, OR-AND, NAND-NAND dan NOR-NOR.

Ekstraksi materi-materi tersebut saya susun dalam handout tentang sintesis rangkaian logika. Pendalaman konsep dan langkah desain fundamental rangkaian digital (logika) ditekankan. Konsep dan langkah desain harus dipahami karena merupakan salah satu kompetensi dasar bagi mahasiswa sistem komputer dan menjadi landasan ilmu untuk kuliah-kuliah tingkat lanjut.

Pembahasan dalam artikel tersebut disusun menjadi 2 bagian.

Bagian pertama membahas dasar-dasar perancangan rangkaian logika. Metodologi perancangan sistem digital pada umumnya meliputi penentuan kebutuhan spesifikasi (fungsional) dan konstrain yang harus ditaati, melakukan perancangan, implementasi dan pengujian sistem. Bagian ini membahas pernyataan kebutuhan fungsional sistem ke dalam deskripsi formal, representasi fungsi logika, penyederhanaan fungsi dan implementasi rangkaian logika.

Bagian kedua membahas tentang contoh desain rangkaian logika untuk menjalankan fungsi generator paritas genap dan multiplekser 4 kanal masukan. Contoh desain tersebut menjelaskan aplikasi dari sintesis rangkaian logika.

Tentang Artikel

  1. Download artikel lengkap: sintesis rangkaian logika (21 Maret 2011)
  2. Artikel ini bebas disebarluaskan untuk pengajaran dengan pencantuman atribusi penulis
  3. Artikel dibuat menggunakan kelas dokumen tufte-handout
  4. Komentar, saran, kritik dan pertanyaan dapat langsung disampaikan lewat email (didik@at@undip_dot_ac_id) atau form komentar di bawah.
Categories: Kuliah, Sistem Digital
  1. No comments yet.
  1. No trackbacks yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar