Home > Kuliah, Sistem Digital Lanjut > TSK-505 Sistem Digital Lanjut (2011)

TSK-505 Sistem Digital Lanjut (2011)

Kredit:2 SKS Kuliah, 1 SKS Praktikum
Dosen:Eko Didik Widianto (Lab Embedded, Siskom Undip)email: didik@at@undip(dot)ac(dot)id
Metode pembelajaran:tatap muka (2 x 50 menit), presentasi materi, diskusi, latihan, tugas
Waktu:±14 Minggu (pertemuan)

Deskripsi Kuliah

Kuliah ini merupakan kuliah lanjutan setelah TSK-205 Sistem Digital di jurusan Sistem Komputer. Di kuliah TSK-205, mahasiswa telah belajar dasar-dasar sistem digital mulai dari konsep, aljabar Boolean, analisis dan sintesis rangkaian logika, rangkaian logika minimal, teknologi implementasi dengan CMOS dan PLD, representasi bilangan dan operasi aritmetika, blok rangkaian kombinasional,rangkaian sekuensial: latch, flip-flop, register dan counter.

Di kuliah TSK-505 ini, mahasiswa akan belajar tentang desain dan implementasi rangkaian kombinasional dan sekuensial tersebut menggunakan teknologi chip standar TTL (dan CMOS) dan teknologi device terprogram (CPLD/FPGA) berbasis Xilinx. Bahasa HDL (Hardware Description Language) yang digunakan untuk merancangsistem digital terprogram adalah Verilog.

Kuliah TSK-505 ini mempelajari hal-hal sebagai berikut:

  1. Teknologi implementasi sistem digital: gerbang logika CMOS, IC standar seri 7400, PLD, FPGA, ASIC dan CAD untukmengimplementasikan sistem;
  2. Desain rangkaian kombinasional: multiplekser, dekoder, enkoder, kode konverter, komparator dan deskripsi HDLnya
  3. Elemen rangkaian sekuensial: latch (SR, D), flip-flop (D, T, JK), register, shift register, counter/pencacah up/down sinkron danasinkron, pencacah lainnya dan deskripsi HDLnya
  4. Desain rangkaian sekuensial sinkron: FSM meliputi diagram, tabel dan assignment state serta pemilihan flip-flop untukimplementasi, model Moore, model Mealy, desain FSM dengan HDL, minimisasi state, contoh implementasi (serial adder,counter) dan analisisnya
  5. Desain rangkaian sekuensial asinkron: analisis, sintesis, reduksi dan assignment state serta contoh desainnya

Mata kuliah prasyarat: TSK-205 (Sistem Digital)

Mata kuliah yang berkaitan adalah TSK-305 (Teknik Mikroprosesor) dan TSK-307 (Organisasi Komputer)

Pengumuman

Jadwal (lihat lebih lengkap)

  • Kelas A, tiap hari Selasa jam 7.00 – 8.40
  • Kelas B, tiap hari Senin jam 7.00 – 8.40

Standar Kompetensi

Setelah lulus mata kuliah ini, dengan pemahaman konsep sistem digital yang diperoleh mahasiswa akan mampu:

  1. merancang dan menganalisis rangkaian digital menggunakan chip standar TTL/CMOS (seri 74xx);
  2. merancang dan menganalisis rangkaian digital menggunakan HDL Verilog di atas FPGA;

Sistem Evaluasi

NoEvaluasiBobot
1Tugas30%
2Ujian Tengah Semester30%
3Ujian Akhir Semester
40%

Buku Acuan/Referensi

  1. Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005
  2. Peter J. Ashenden, Digital Design: An Embedded Systems Approach Using Verilog/VHDL, Morgan Kaufmann, 2008
  3. Ian Grout, “Digital Systems Design with FPGAs and CPLDs”, Newness, 2008
  4. Verilog Tutorial (online): http://www.asic-world.com/verilog/veritut.html
  5. UG230: Spartan-3E FPGA Starter Kit Board User Guide, Xilinx, June 2008
  6. Xilinx ISE Design Suite 11 Software Manual, Xilinx, 2009
  7. Instalasi Xilinx ISE Webpack (Linux). Applicable juga untuk Windows.
  8. Modul1-Input_Output-v1.1. Modul praktikum Sistem Digital Lanjut bab 1 berisi langkah-langkah menggunakan Xilinx Webpack ISE dan implementasi desain di atas board Xilinx Starter Kit
  9. Sumber lain: Xilinx resource page, website project

Satuan Acara Pengajaran

Kegiatan kuliah direncanakan selama 14 kali pertemuan.

#BahasanReferensi
1Pengantar: kontrak kuliah, teknologi implementasi sistem digital (slide)
Saklar transistor: NMOS, PMOS dan CMOS
Gerbang logika CMOS: NOT, AND, OR, NAND, NOR
Tinjauan praktikal: asumsi dan disiplin dalam rangkaian digital
IC seri 74xx, PLA, PAL, CPLD, FPGA, ASIC, standard-cell dan gate
[1] Bab 3.1-3.6
[2] Bab 6.1-6.2
2IC Standar Seri-74xx (slide)
Metodologi desain sistem digital menggunakan IC seri 74xx
Rangkaian 74xx
[1] Bab 3.5
[8]
3Metodologi desain sistem digital dan pengantar HDL (slide-kuliah#3)
Metodologi desain sistem digital menggunakan PLD (Xilinx FPGA) dan Xilinx ISE Webpack
IDE Xilinx ISE Webpack
Pengantar HDL: Verilog dan VHDL
[2] Bab 10[3]
[4][5][6][7]
4Dasar-dasar Pemrograman Verilog (materi dari website)
Sintaks dan semantik, Gate-level modelling, Primitive, Operator, Model behavior, Fungsi dan task, Simulasi dan testbench
[2] Bab 2.1
[3][4]
5,6Desain rangkaian kombinasional dengan HDL (TSK505-Kuliah#4_5-DesainRangkaianKombinasional)

Multiplekser 4-ke-1, 16-ke-1
Enkoder biner 4-ke-2, enkoder prioritas
Dekoder/demultiplekser 3-ke-8
Dekoder BCD/hex ke 7-segmen

Contoh desain rangkaian kombinasional dengan Xilinx ISE: Modul2-RangkaianKombinasional-1Modul3-RangkaianKombinasional-2

[1] Bab 6
[2] Bab 2
7Elemen rangkaian sekuensial: latch dan flip-flop (TSK505-Kuliah#7-Flip-Flop_Latch_wb)

Latch: set-reset (SR latch) dan data (D latch)
Flip-flop/FF: data (DFF), toggle (T-FF) dan JK flip-flop

[1] Bab 7.1-7.6
[2] Bab 4.1
8Blok rangkaian sekuensial (register, counter) dan implementasi HDLnya (LectureNote dari Dr. Jackson tentang register dan counter)

Register
Shift register
Counter: up dan down, asinkron dan sinkron, counter dengan paralel load

[1] Bab 7.8-7.11
[2] Bab 4.2
9HDL untuk elemen storage, register dan counter  (slide)
HDL Elemen penyimpan
HDL Register dan counter
Contoh desain tersintesis menggunakan Xilinx ISE: Modul praktikum desain rangkaian sekuensial
[1] Bab 7.12-7.14
10,11Desain rangkaian sekuensial sinkron (LectureNote dari Dr.J.Jackson tentang Desain rangkaian sekuensial sinkron dan Implementasi dengan Flip-flop)
FSM (Finite State Machine)
Model Moore dan Mealy
Desain FSM dengan HDL
Analisis
Contoh desain rangkaian sekuensial tersintesis menggunakan Xilinx ISE: Modul5-DesainRangkaianSekuensial
[1] Bab 8
[3]
12Desain dan analisis rangkaian sekuensial asinkron (slide)
Rangkaian sekuensial asinkron
Analisis
Sintesis
State reduction
State assignment
[1] Bab 9

Lain-lain

Perubahan jadwal, tugas, nilai dan informasi lain akan diumumkan di halaman ini dan facebook.

File presentasi pdf dibangkitkan menggunakan program Lyx dengan kelas dokumen powerdot dan beamer (style Marburg). Pembuatan dokumen dilakukan di sistem operasi Linux uBuntu Lucid.


  1. No comments yet.
  1. No trackbacks yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar