Kuliah TSK-205 Sistem Digital (2011)

February 24th, 2012 by didik Leave a reply »
Kredit:2 SKS Kuliah, 1 SKS Praktikum
Dosen:Eko Didik Widianto (Lab Embedded, Siskom Undip)
email: didik@at@undip(dot)ac(dot)id
Metode pembelajaran:tatap muka (2 x 50 menit), presentasi materi, diskusi, tugas, diskusi kelompok
Durasi:±14 Minggu

Pengumuman

Deskripsi Kuliah

Kuliah ini merupakan kuliah inti di jurusan Sistem Komputer, yang mempelajari dasar-dasar sistem digital mulai dari konsep, aljabar Boolean, gerbang logika, analisis dan sintesis rangkaian logika, rangkaian logika minimal, teknologi implementasi dengan CMOS dan PLD, representasi bilangan dan operasi aritmetika, blok rangkaian kombinasional, rangkaian sekuensial: latch, flip-flop, register dan counter. Teknologi implementasi diarahkan menggunakan chip standar TTL dan CMOS.

Dasar-dasar sistem digital yang dipelajari meliputi 7 bagian berikut:

  1. Sistem digital dan metodologi desain;
  2. Rangkaian logika: konsep, aljabar Boolean, gerbang logika, analisis, sintesis, minimisasi rangkaian menggunakan peta Karnaugh dan metode Quine-McKluskey, serta rangkaian multilevel;
  3. Teknologi implementasi: CMOS dan tinjauan praktis, teknologi chip;
  4. Representasi bilangan dan rangkaian aritmetika: unsigned, signed, fixed-point, floating point, operasi aritmetika dan desain rangkaian;
  5. Blok rangkaian kombinasional;
  6. Rangkaian sekuensial: elemen dasar latch dan flip-flop, register, pencacah, SRAM;
  7. Desain rangkaian sekuensial sinkron: finite state machine/FSM, model Moore dan Mealy;

Kuliah TSK205 menjadi landasan untuk mata kuliah lanjut, seperti TSK305 (Teknik Mikroprosesor), TSK307 (Organisasi Komputer), TSK505 (Sistem Digital Lanjut) dan TSK507 (Sistem Embedded).

Jadwal (lihat jadwal lengkap dan informasinya)

  • Kelas A, Hari Kamis, jam 09.30 – 11.10, Ruang D304
  • Kelas B, Hari Selasa, jam 07.50 – 09.30, Ruang D205

Standar Kompetensi

Mahasiswa akan mampu memahami secara komprehensif tentang konsep sistem digital.

Dengan pemahaman konsep tersebut, mahasiswa akan mampu merancang dan menganalisis, mengimplementasikan, mengaplikasikan rangkaian digital (menggunakan teknologi TTL/CMOS) dan mengkomunikasikan solusi desain sistem digital dengan jelas, runut dan tepat baik tertulis maupun lisan. Mahasiswa akan mampu melakukan simulasi rangkaian logika dengan menggunakan program simulator, misalnya Qucs dari Michael Margraf (Quite Universal Circuit Simulator) atau program simulator lainnya

Ketentuan dan Sistem Evaluasi (Lihat Kontrak Perkuliahan)

NoEvaluasiBobot
1Tugas20%
2Kuis20%
3Ujian Tengah Semester30%
4Ujian Akhir Semester  

30%

Buku Acuan/Referensi

  1. Peter J. Ashenden, Digital Design: An Embedded Systems Approach Using Verilog/VHDL, Morgan Kaufmann, 2008
  2. Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005
  3. Ronald J. Tocci, Neal S. Widmer, Gregory L. Moss, “Digital Systems: Principles and Applications”, Edisi 11, Pearson, 2011Buku ini bisa dipinjam di perpustakaan jurusan.
  4. Sumber lain: paper ilmiah, website project
  5. Buku Ajar/Handout:
    1. Eko didik widianto (2011): Sintesis rangkaian logika

Satuan Acara Pengajaran (SAP)

Kegiatan kuliah direncanakan selama 14 kali pertemuan

#BahasanReferensi
1Pengenalan Sistem Digital (update: 5/3/2012)  

Sistem digital dan representasi diskrit * Perangkat digital dan pengantar teknologi rangkaian terintegrasi (IC) * Metodologi desain sistem digital dan abstraksi digital

Kompetensi Dasar/KD1:

  1. [C2] Mahasiswa akan mampu menjelaskan tentang sistem digital, representasi diskrit dan metodologi untuk mendesain sistem digital
[1]B 1.1 

[2]B 1

2Konsep Rangkaian Logika (update: 11/3/2012) 

Representasi biner dan saklar sebagai elemen biner * Variabel dan fungsi logika * Ekspresi dan persamaan logika * Tabel kebenaran * Gerbang dan rangkaian logika * Analisis rangkaian * Diagram Pewaktuan

Kompetensi Dasar/KD2:

  1. [C2] Mahasiswa akan mampu menjabarkan konsep-konsep rangkaian logika secara komprehensif meliputi representasi, variabel, fungsi logika, ekspresi dan persamaan logika
  2. [C3] Mahasiswa akan mampu merepresentasikan fungsi logika ke tabel kebenaran dan mampu mengaplikasikannya dalam gerbang dan rangkaian logika dengan tepat
  3. [C4] Mahasiswa akan mampu melakukan analisis rangkaian logika dari diagram pewaktuan yang tersedia
[1]B 1.2 

[2]B 2.1-2.4

3Aljabar Boolean dan Sintesis Rangkaian Logika (update: 16/3/2012) 

Aljabar Boolean: aksioma, teorema, dan hukum * Diagram Venn * Manipulasi aljabar * Sintesis ekspresi logika dari tabel kebenaran * minterm/SOP dan maxterm/POS beserta notasinya * Konversi SOP <-> POS * Rangkaian AND-OR, OR-AND * Rangkaian NAND-NAND, NOR-NOR

Kompetensi Dasar/KD3:

  1. [C2] Mahasiswa akan mampu memahami aljabar Boolean
  2. [C5] Mahasiswa akan mampu mendesain rangkaian logika dengan benar jika diberikan kebutuhan/requirement desain yang diinginkan (tabel kebenaran, diagram pewaktuan)
  3. [C6] Mahasiswa akan mampu mendesain rangkaian logika yang optimal dengan melakukan penyederhanaan fungsi secara aljabar
[1]B 2.1 

[2]B 2.5-2.8

Tugas#1 rangkaian logika harus dikumpulkan sebelum tanggal 26 Maret 2012 jam 14.00
4 Rangkaian Logika Optimal: Peta Karnaugh (update: 17/3/2012) 

Peta Karnaugh: 2/3/4/5-variabel  * Strategi minimisasi rangkaian * Minimisasi SOP (grouping minterm) * Kondisi don’t care * Minimisasi POS * Rangkaian multi keluaran

Kompetensi Dasar/KD4:

  1. [C3] Mahasiswa akan mampu menggunakan don’t care dalam peta Karnaugh
  2. [C6] Mahasiswa akan mampu mendesain rangkaian logika optimal dengan menyederhanakan persamaan logika menggunakan peta Karnaugh (K-Map)
  3. [C6] Mahasiswa akan mampu mendesain rangkaian logika optimal dengan menggabungkan beberapa fungsi dalam satu rangkaian multi-keluaran
[1]B 2.1 

[2]B 4.1-4.5

Tugas#2 rangkaian logika optimal harus dikumpulkan sebelum tanggal 2 April 2012 jam 14.00 (6 April 2012 jam 14.00)
5Metode Quine-McKluskey, Rangkaian Multilevel (update: 20/3/2012) 

Metode Quine-McKluskey atau tabular * Program bantu komputer untuk sintesis dan analisis: Bmin, Qmls, Qucs * Sintesis dan analisis rangkaian multilevel: teknik faktoring dan dekomposisi fungsional

Kompetensi Dasar/KD5:

  1. [C2] Mahasiswa akan mampu memahami algoritma/metode tabular Quine-McKluskey untuk fungsi logika sehingga dihasilkan rangkaian yang minimum
  2. [C3] Mahasiswa akan mampu menggunakan perangkat lunak komputer (Bmin, Qmls dan Qucs) untuk menyederhanakan rangkaian logika dan untuk menganalisis rangkaian logika minimum
  3. [C5] Mahasiswa akan mampu mendesain dan menganalisis rangkaian multilevel dengan tepat jika diberikan konstrain jumlah fan-in yang terbatas di teknologi implementasi chip, misalnya di FPGA jumlah masukan maksimal gerbang adalah 3 buah masukan
[2]B 4.7-4.9
Tugas#3 desain rangkaian menggunakan CAD harus dikumpulkan sebelum tanggal 9 April 2012 jam 14.00
6Teknologi CMOS dan Tinjauan Praktikal-v3 (Update: 24/4/2012) 

Buffer, tristate dan gerbang transmisi (TG) * Saklar transistor * NMOS, PMOS dan CMOS * Gerbang logika CMOS * CMOS untuk buffer dan TG * Tinjauan praktikal: asumsi dan disiplin dalam rangkaian digital * Gerbang XOR dan XNOR beserta aplikasinya

Kompetensi Dasar/KD6:

  1. [C4] Mahasiswa akan mampu mengimplementasikan gerbang-gerbang dan rangkaian logika menggunakan CMOS dengan tepat
  2. [C4] Mahasiswa akan mampu menjelaskan dan mengaplikasikan asumsi dan disiplin dalam perancangan sistem digital saat implementasi secara fisik
  3. [C3] Mahasiswa akan mampu mengimplementasikan gerbang logika XOR dan XNOR dalam rangkaian penjumlah, parity generator dan checker
[1]B 1.3 

[2]B 3.1-3.4,3.8

Tugas#4 (TBD)
7Teknologi Rangkaian Terintegrasi (Update: 24/4/2012) 

LUT (Look-up Table) * gerbang XOR * gerbang XNOR * IC seri 7400, PLA, PAL, CPLD, FPGA, ASIC, standar cell dan gate

Kompetensi Dasar / KD7:

  1. [C4] Mahasiswa akan mampu memilih teknologi yang akan digunakan untuk mengimplementasikan sistem digital, mulai dari teknologi IC Seri 7400, PLD (programmable logic device) dan ASIC (application specific IC)
  2. [C4] Mahasiswa akan mampu mengimplementasikan rangkaian digital dengan IC seri 7400 jika diberikan kebutuhan desainnya
[1]B 6 

[2]B 3.5-3.7

UTS 

Tugas#5 (TBD)
8Representasi Bilangan Digital dan Operasi Aritmatika (Updated: 14 Mei 2012) 

Representasi posisional: bilangan unsigned, desimal, biner, oktal dan hexadesimal * Konversi bilangan * Bilangan signed: sign-magnitude, 1′s complement, 2′s complement * Operasi penjumlahan dan pengurangan * Overflow aritmatika * Bilangan fixed-point, floating-point, BCD dan ASCII

Kompetensi Dasar/KD8:

  1. [C2] Mahasiswa akan mampu menuliskan sistem bilangan digital, dalam bentuk bilangan positional, bertanda (signed) dan tak bertanda (unsigned) dengan tepat
  2. [C2] Mahasiswa akan mampu menuliskan bilangan pecahan dalam bentuk fixed-point dan floating-point dengan tepat
  3. [C2] Mahasiswa akan mampu merepresentasikan informasi/bilangan digital ke dalam kode BCD (binary-coded decimal) maupun ASCII dengan tepat
  4. [C3,C4] Mahasiswa akan mampu melakukan operasi penjumlahan dan pengurangan dengan tepat menggunakan sistem bilangan 2′s complement dan mampu menganalisis kondisi overflow aritmatika
[1]B 3 

[2]B 5.1-5.3,5.7

Tugas#6 (TBD)
9Desain Rangkaian Aritmatika (slide, tugas) 

Unit penjumlah 1-bit: half-adder (HA) dan full-adder (FA) * Ripple carry adder (RCA) * Rangkaian penjumlah/pengurang * Desain fast adder: carry-lookahead adder (CLA) * Desain dan simulasi fast adder 32-bit

Kompetensi Dasar/ KD9:

  1. [C4] Mahasiswa akan mampu mengimplementasikan dan mensimulasikan rangkaian aritmatika: adder, substractor dan fast-adder jika diberikan suatu problem desain
[2]B 5.4 

Manual tools

Tugas#7 (TBD)
10Rangkaian Kombinasional (slide-A, slide-B, tugas) 

Rangkaian kombinasional * Multiplekser, dekoder, demultiplekser, enkoder dan code converter * Teorema ekspansi Shannon * Desain rangkaian kombinasional

Kompetensi Dasar/KD10:

  1. [C2] Mahasiswa akan mampu menjelaskan fungsi karakteristik blok komponen rangkaian kombinasional dengan tepat
  2. [C4] Mahasiswa akan mampu mengaplikasikan blok rangkaian kombinasional dalam desain sistem digital serta menganalisisnya
  3. [C5] Mahasiswa akan mampu merancang dan menganalisis rangkaian multiplekser dari fungsi logika yang diinginkan, dengan menggunakan ekspansi Shannon
[1]B 2.3 

[2]B 6

Tugas#8 (TBD)
11 Elemen Dasar Rangkaian Sekuensial (update: 24/03/2012) 

SR Latch * Gated Latch * Sensitivitas: level vs transisi * Master-slave D (Data) flip-flop * Edge-triggered D flip-flop * T (Toggle) flip-flop * JK flip-flop

Kompetensi Dasar/KD11:

  1. [C2] Mahasiswa akan mampu menjelaskan perbedaan antara latch dan flip-flop
  2. [C4] Mahasiswa akan mampu menjelaskan fungsi karakteristik latch dan flip-flop (D, T, dan JK)
[1]B 4.1 

[2]B 7.1-7.6

Tugas#9 (TBD)
12Register, Counter dan SRAM (slide, tugas) 

Register n-bit * Shift register * Counter: up dan down, asinkron dan sinkron * Desain counter * Static Random Access Memory (SRAM)

Kompetensi Dasar/KD12:

  1. [C4] Mahasiswa akan mampu mengaplikasikan flip-flop menjadi register, counter serta menganalisisnya dengan tepat
  2. [C5] Mahasiswa akan mampu mendesain rangkaian counter sesuai urutan pencacahan yang diinginkan
  3. [C2] Mahasiswa mampu menjelaskan tentang SRAM dengan tepat
[1]B 4.1-4.2 

[2]B 7.7-7.10, 10.1

Tugas#10 (TBD)
13Desain Rangkaian Sekuensial Sinkron (slide, tugas) 

Finite state machine/FSM * Diagram, tabel dan valuasi state * Desain mesin Moore * Implementasi dengan D-, T- dan JK- flip-flop * Ketentuan state assigment

Kompetensi Dasar/KD13:

  1. [C2] Mahasiswa akan mampu membedakan model mesin Moore dan Mealy
  2. [C4] Mahasiswa akan mampu mendesain diagram FSM dari problem desain sekuensial menggunakan model Moore
  3. [C5] Mahasiswa akan mampu merumuskan diagram FSM menjadi tabel state dan mensintesis logika next_state dan logika output
  4. [C5] Mahasiswa mampu mendesain rangkaian sekuensial menggunakan Flip-flop
[1]B 4.3 

[2]B 8.1-8.2

14Model Mealy, Minimisasi State (slide, tugas) 

Desain mesin Mealy * Penyederhanaan state: partitioning * Desain penjumlah serial dengan mesin Moore dan Mealy

Kompetensi Dasar/KD14:

  1. [C2] Mahasiswa akan mampu memahami model mesin Mealy
  2. [C5] Mahasiswa akan mampu mendesain diagram FSM dari problem desain sekuensial menggunakan model Mealy
[2]B 8.3,8.5-8.7
  • Materi tugas bersifat progresif, yaitu diambil dari materi kuliah di minggu berjalan

Peta Instruksional

Lain-lain

Perubahan jadwal, tugas, nilai dan informasi lain akan diumumkan di halaman ini dan facebook.

File presentasi pdf dibangkitkan menggunakan program Lyx dengan kelas dokumen powerdot dan beamer (style Marburg). Pembuatan dokumen dilakukan di sistem operasi Linux uBuntu Lucid.

Share on Facebook
Share and Enjoy:
  • Print
  • Digg
  • Sphinn
  • del.icio.us
  • Facebook
  • Mixx
  • Google Bookmarks
  • Blogplay

Posted in Akademik, Catatan Kuliah

Tags:

You can follow any responses to this entry through the RSS 2.0 Feed. You can leave a response , or trackback from your own site.

Advertisement

Trackbacks /
Pingbacks

  1. Teknologi Rangkaian Terintegrasi » » .: Eko Didik Widianto :. .: Eko Didik Widianto :.
  2. Implementasi CMOS dan Tinjauan Praktikal » » .: Eko Didik Widianto :. .: Eko Didik Widianto :.
  3. Elemen Rangkaian Sekuensial: Latch dan Flip-flop » » .: Eko Didik Widianto :. .: Eko Didik Widianto :.
  4. Program Bantu Penyederhana Fungsi Boolean dan Simulatornya » » .: Eko Didik Widianto :. .: Eko Didik Widianto :.
  5. Kontrak Kuliah TSK-205 Sistem Digital TA 2011/2012 » » .: Eko Didik Widianto :. .: Eko Didik Widianto :.

Leave a Reply

Page optimized by WP Minify WordPress Plugin