Home > Kuliah, Sistem Digital Lanjut > TKC305 Sistem Digital Lanjut (2012)

TKC305 Sistem Digital Lanjut (2012)

Kredit:2 SKS Kuliah, 1 SKS Praktikum
Dosen:Eko Didik Widianto (Lab Embedded, Siskom Undip)email: didik@at@undip(dot)ac(dot)id
Metode pembelajaran:tatap muka (2 x 50 menit), presentasi materi, diskusi, latihan, tugas
Waktu:±14 Minggu (termasuk UTS dan UAS)
Silabus:Lihat GBPP/SAP dan kontrak pembelajaran

Deskripsi Kuliah
TKC305 Sistem Digital Lanjut ini merupakan mata kuliah lanjutan setelah TSK-205 Sistem Digital di jurusan Sistem Komputer. Sebelumnya mata kuliah ini mempunyai kode TSK-505. Di TSK-205, mahasiswa telah mempelajari dasar-dasar sistem digital mulai dari konsep, aljabar Boolean, analisis dan sintesis rangkaian logika, rangkaian logika minimal, teknologi implementasi dengan CMOS dan mengimplementasikannya menggunakan chip standar TTL (dan CMOS), representasi bilangan dan operasi aritmetika, blok rangkaian kombinasional, rangkaian sekuensial: latch, flip-flop, register dan counter.

Di TSK-505, mahasiswa akan belajar tentang desain dan implementasi rangkaian kombinasional dan sekuensial tersebut menggunakan chip standar TTL (dan CMOS) untuk rangkaian yang lebih kompleks dan teknologi device terprogram (CPLD/FPGA) berbasis Xilinx. Bahasa HDL (Hardware Description Language) yang digunakan untuk merancang sistem digital terprogram adalah Verilog.

Kuliah TKC305 Sistem Digital Lanjut mempelajari hal-hal sebagai berikut:

  1. Teknologi implementasi sistem digital: gerbang logika CMOS, IC standar seri 7400, PLD, FPGA, ASIC dan CAD untuk mengimplementasikan sistem
  2. Desain rangkaian kombinasional: multiplekser, dekoder, enkoder, kode konverter, komparator dan deskripsi HDLnya
  3. Elemen rangkaian sekuensial: latch (SR, D), flip-flop (D, T, JK), register, shift register, counter/pencacah up/down sinkron dan asinkron, pencacah lainnya dan deskripsi HDLnya
  4. Desain rangkaian sekuensial sinkron: FSM meliputi diagram, tabel dan assignment state serta pemilihan flip-flop untuk implementasi, model Moore, model Mealy, desain FSM dengan HDL, minimisasi state, contoh implementasi (serial adder, counter) dan analisisnya
  5. Desain rangkaian sekuensial asinkron: analisis, sintesis, reduksi dan assignment state serta contoh desainnya

Mata kuliah prasyarat: TSK-205/ (Sistem Digital)
Mata kuliah yang berkaitan adalah TSK-305 (Teknik Mikroprosesor) dan TSK-307 (Organisasi Komputer). TKC305 juga akan menjadi prasyarat untuk kuliah pilihan TKC405 Desain Sistem VLSI.

Web kuliah sebelumnya:

Pengumuman


Jadwal (lihat lebih lengkap)

  • Kelas A, tiap hari Selasa jam 7.00 – 8.40
  • Kelas B, tiap hari Senin jam 7.00 – 8.40

Standar Kompetensi
Setelah lulus mata kuliah ini, dengan pemahaman konsep sistem digital yang diperoleh mahasiswa akan mampu:

  1. merancang, mengimplementasikan dan menganalisis rangkaian digital menggunakan chip standar TTL/CMOS (seri 74xx);
  2. merancang, mengimplementasikan dan menganalisis rangkaian digital menggunakan HDL Verilog/VHDL di atas FPGA Xilinx Spartan-3E;

Sistem Evaluasi

NoEvaluasiBobot
1Tugas30%
2Ujian Tengah Semester30%
3Ujian Akhir Semester
40%

Buku Acuan/Referensi

  1. Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005
  2. Peter J. Ashenden, Digital Design: An Embedded Systems Approach Using Verilog/VHDL, Morgan Kaufmann, 2008
  3. Ian Grout, “Digital Systems Design with FPGAs and CPLDs”, Newness, 2008
  4. Verilog Tutorial (online): http://www.asic-world.com/verilog/veritut.html
  5. UG230: Spartan-3E FPGA Starter Kit Board User Guide, Xilinx, June 2008
  6. Xilinx ISE Design Suite 11 Software Manual, Xilinx, 2009
  7. Instalasi Xilinx ISE Webpack (Linux). Applicable juga untuk Windows.
  8. Modul1-Input_Output-v1.1. Modul praktikum Sistem Digital Lanjut bab 1 berisi langkah-langkah menggunakan Xilinx Webpack ISE dan implementasi desain di atas board Xilinx Starter Kit
  9. Sumber lain: Xilinx resource page, website project

Satuan Acara Pengajaran

Kegiatan kuliah direncanakan selama 14 kali pertemuan.

#BahasanReferensi
1Pengantar: kontrak kuliah, teknologi implementasi sistem digital (10/09/2012) 

Saklar transistor * CMOS:NMOS dan PMOS * Gerbang logika CMOS: NOT, AND, OR, NAND, NOR * IC seri 74xx, PLA, PAL, CPLD, FPGA, ASIC, standard-cell dan gate

Kompetensi dasar. Mahasiswa akan mampu:

  1. [C2] menjelaskan konsep dan prinsip gerbang-gerbang logika CMOS dan rangkaian logikanya secara tepat
  2. [C3] menjelaskan dan memilih teknologi implementasi sistem digital secara tepat, mulai dari teknologi IC Seri 7400, PLD (programmable logic device) dan ASIC (application specific IC)
  3. [C6] merancang rangkaian logika CMOS yang optimal jika diberikan fungsi masukan-keluaran sistem

Kegiatan terstruktur: tugas #1 tentang teknologi implementasi sistem digital

  • Mahasiswa membuat tulisan tentang IC TTL/CMOS untuk logika NOT, AND, OR, NAND, NOR, XOR. Tulisan berisi nomor IC, deskripsi fungsi logika, pinout IC dan tabel fungsi logikanya
  • Mahasiswa membuat tulisan ringkas tentang CPLD, FPGA dan perbedaan keduanya
[1] Bab 3.1-3.6
2Rangkaian TTL 7400 

Metodologi desain sistem digital menggunakan IC seri 74xx * Rangkaian 74xx * Tinjauan praktikal: asumsi dan disiplin dalam rangkaian digital

Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu:

  1. [C3] menerapkan metodologi untuk mengembangkan sistem digital menggunakan IC seri 74xx;
  2. [C3] menjelaskan dan mengaplikasikan asumsi dan disiplin dalam perancangan sistem digital saat implementasi secara fisik;
  3. [C5] memilih IC TTL/CMOS seri 7400 untuk mengimplementasikan desain rangkaian digital secara tepat jika diberikan suatu kebutuhan desain

Kegiatan terstruktur: tugas #2 tentang rangkaian IC TTL/CMOS 74xx

  • Mahasiswa mendesain rangkaian 74xx untuk suatu fungsi logika
  • Mahasiswa mengevaluasi bahwa displin rangkaian telah terpenuhi dari asumsi yang dibuatnya
[1] Bab 3.5
[2] Bab 6.1-6.2
[8]
3 Metodologi desain sistem digital dan pengantar HDL  

Metodologi desain sistem digital menggunakan PLD (Xilinx FPGA) * IDE Xilinx ISE Webpack * Pengantar HDL: Verilog dan VHDL

Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu:

  1. [C3] menerapkan metodologi untuk mengembangkan sistem digital menggunakan device FPGA jika diberikan suatu kebutuhan rancangan sistem digital;
  2. [C3] menggunakan program Xilinx ISE Webpack untuk merancang sistem digital dengan benar;
  3. [C2] membedakan HDL dengan bahasa pemrrograman lainnya;

Kegiatan terstruktur: tugas #3 tentang IDE Xilinx ISE Webpack dan simulator

  • Mahasiswa menginstall Xilinx ISE Webpack
  • Mahasiswa mendesain, mensimulasikan dan mensintesis desain ke FPGA
  • Mahasiswa menulis setiap tahapan metodologi desain PLD tersebut
[2] Bab 10[3]
[4][5][6][7] 

4Dasar-dasar Pemrograman Verilog  

Sintaks dan semantik * Gate-level modelling * Primitive * Operator * Model behavior * Fungsi dan task * Simulasi dan testbench

Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu:

  1. [C3] menggunakan sintaks-sintaks HDL Verilog dengan benar untuk membuat program HDL untuk suatu problem desain sistem digital sederhana
  2. [C3] menuliskan modul testbench untuk menguji modul yang didesain secara fungsional
  3. [C6] mengevaluasi desainnya dari diagram pewaktuan yang didapatkannya serta perilaku keluaran sistem dari masukan yang diberikan

Kegiatan terstruktur: tugas #4 tentang pemrograman verilog

  • Mahasiswa mendesain, mensimulasikan dan mensintesis suatu desain ke FPGA menggunakan sintaks-sintaks verilog
[2] Bab 2.1
[3][4]
5,6 Desain rangkaian kombinasional dengan HDL  

Multiplekser 4-ke-1, 16-ke-1 * Enkoder biner 4-ke-2 * enkoder prioritas * Dekoder/demultiplekser 3-ke-8 * Dekoder BCD/hex ke 7-segmen
Contoh desain rangkaian kombinasional dengan Xilinx ISE dan Spartan-3E SDK: Modul2-RangkaianKombinasional-1Modul3-RangkaianKombinasional-2

Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu:

  1. [C3] memprogram HDL Verilog untuk elemen-elemen rangkaian kombinasional dengan tepat (dapat tersintesis)
  2. [C4] mensimulasikan dan menganalisis desain HDL rangkaian tersebut
  3. [C5] mensintesis desain rangkaian kombinasional dengan fungsi serupa IC seri 74xx untuk FPGA Xilinx
  4. [C6] mengevaluasi desain rangkaian tersebut

Kegiatan terstruktur: tugas #5 tentang pemrograman verilog

  • Mahasiswa mendesain, mensimulasikan dan mensintesis desain elemen-elemen rangkaian kombinasional ke FPGA menggunakan sintaks-sintaks verilog
[1] Bab 6
[2] Bab 2
7UJIAN TENGAH SEMESTER
8,9Elemen rangkaian sekuensial: latch dan flip-flop  

Latch: set-reset (SR latch) dan data (D latch) * Flip-flop/FF: data (DFF), toggle (T-FF) dan JK flip-flop * Modul flip-flop: DFF, TFF dan JK-FF * Modul latch: SR latch, D Latch

Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu:

  1. [C2] menjelaskan perbedaan antara latch dan flip-flop dengan tepat
  2. [C2] menjelaskan fungsi karakteristik latch (SR, D) dan flip-flop (D, T, dan JK) dengan tepat

Kegiatan terstruktur: tugas #6 tentang elemen rangkaian sekuensial

  • Mahasiswa mencari dan meringkas prinsip kerja IC TTL 74xx berupa latch SR latch, D latch, data flip-flop, toggle flip-flop, JK flip-flop dan shift register
[1] Bab 7.1-7.6
[2] Bab 4.1
10Register dan Pencacah 

Register data dan shift register * Pencacah sinkron maju dan/atau mundur, sinkron atau asinkron * Implementasi pencacah dengan TFF dan DFF * Pencacah dengan load paralel

 

Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu:

  1. [C2] menjelaskan struktur dan fungsi register dan shift register
  2. [C2] menjelaskan struktur dan fungsi pencacah n-bit, baik pencacah maju dan/atau mundur, sinkron atau asinkron
  3. [C4] menganalisis desain pencacah dan mengimplementasikannya menggunakan TFF dan DFF
[1] Bab 7.8-7.11
[2] Bab 4.2
11,12 Desain rangkaian sekuensial sinkron (Moore) dan mesin Mealy 

Konsep rangkaian sekuensial sinkron * FSM (Finite State Machine) * Model Moore dan Mealy * Analisis kebutuhan desain * Desain FSM (model Moore): tabel keadaan, pemberian nilai keadaan, peta next-state dan peta keluaran * Implementasi FSM menggunakan DFF (data flip-flop/D), TFF (toggle flip-flop /T) dan JKFF (JK flip-flop) * Aturan-aturan dalam pemberian nilai keadaan * Desain FSM Mealy

 

Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu:

  1. [C3] menerapkan model-model FSM untuk mendesain rangkaian sekuensial sinkron berupa modul serial adder dan counter
  2. [C6] Mahasiswa akan mampu mengevaluasi desain rangkaian sekuensial sinkron yang diimplementasikan menggunakan DFF, TFF dan JKFF
[1] Bab 8
[3]
13HDL untuk Elemen dan Rangkaian Sekuensial
Modul flip-flop * Modul latch * Modul register * Modul register geser * Desain FSM dengan HDL * Analisis * Counter: up dan down, asinkron dan sinkron, counter dengan paralel load * Contoh desain tersintesis menggunakan Xilinx ISE: Modul praktikum desain rangkaian sekuensial 

Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu:

  1. [C3] memprogram modul Verilog untuk flip-flop, latch
  2. [C3] memprogram modul Verilog untuk register dan register geser
  3. [C3] memprogram modul Verilog untuk pencacah naik dan/atau turun, sinkron atau sinkron
  4. [C4] mensimulasikan modul-modul tersebut
  5. [C5] membuat modul-modul HDL tersintesis untuk register dan counter dengan fungsi serupa dengan IC seri 74xx
  6. [C4] mensimulasikan modul-modul tersebut

Kegiatan terstruktur: tugas #7,8 tentang desain rangkaian sekuensial asinkron

  • Mahasiswa mendesain, mensimulasikan dan mensintesis desain modul-modul DFF, TFF, JKFF, SR latch, D latch, register dan register ke FPGA menggunakan sintaks-sintaks verilog
  • Mahasiswa mendesain, mensimulasikan dan mensintesis pencacah up-down, sinkron, asinkron dan dengan paralel load ke FPGA menggunakan verilog
[1] Bab 9
14UJIAN AKHIR SEMESTER

Lain-lain

Perubahan jadwal, tugas, nilai dan informasi lain akan diumumkan di halaman ini dan facebook.

File presentasi pdf dibangkitkan menggunakan program Lyx dengan kelas dokumen powerdot dan beamer (style Marburg). Pembuatan dokumen dilakukan di sistem operasi Linux uBuntu Lucid.


  1. No comments yet.
  1. No trackbacks yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar