Archive

Archive for November, 2012

Diklat Prajab Angkatan 18 Tahun 2012

November 29th, 2012 No comments

Diklat Prajabatan CPNS Gol III tahun 2012 di Pusbangtendik Depok yang saya ikuti sebagai prasyarat diangkat menjadi Pegawai Negeri Sipil akan selesai hari ini (26/11/2012). Kegiatan diklat ini telah berlangsung sejak tanggal 5/11 atau selama 22 hari, lebih cepat 2 hari dari yang direncanakan. Artikel ini merupakan jurnal selama kegiatan prajab.

Beragam kesan dan manfaat dapat saya peroleh dalam diklat ini. Secara material diktat, dinilai “cukup tahu” saja :). Namun, berbaur dengan teman-teman seangkatan dari berbagai daerah itulah yang istimewa. Karakter, pola pikir, semangat dan perilaku mereka tergambar jelas saat berinteraksi. Dan, saya bersyukur dipertemukan dengan mereka. Bukankah kita diperintahkan untuk selalu memanfaatkan setiap waktu kita sebaik-baiknya?

Usaha untuk mengikut prajab ini cukup mendaki. Kami (saya, bu Titik, mbak Noera) dari Fak Teknik Undip sebenarnya “diproyeksikan” untuk mengikuti prajab tahun 2013, karena tidak adanya panggilan sampai gelombang akhir (gel 19) di tahun 2012 ini. Dengan kata lain, kami bertiga yang tersisa dari Undip. Dan dalam bayangan kami, prajab 2013 is “a nightmare”. Lulus prajab ini merupakan prasyarat CPNS untuk diangkat menjadi PNS. Sesuai dengan PP Nomor 101 Tahun 2000, semua CPNS harus mengikuti diklat prajabatan selambat-lambatnya 2 tahun sejak SK CPNS. Belum lagi, wacana kurikulum prajab yang 3 bulan. Read more…

Categories: Umum

Desain Rangkaian Sekuensial Sinkron

November 25th, 2012 No comments

Dalam kuliah ini, mahasiswa diharapkan mampu menerapkan FSM model Moore untuk mendesain rangkaian sekuensial sinkron berupa  pencacah sinkron naik/turun, mensimulasikan modul tersebut dan membuat modul HDL tersintesis untuk pencacah tersebut dengan fungsi serupa dengan IC seri 74xx.

Materi kuliah meliputi:

  • FSM (Finite State Machine)
  • Model Moore dan Mealy
  • Desain FSM untuk rangkaian pencacah
  • Implementasi desain sebagai modul HDL
  • Analisis rangkaian pencacah up dan down, asinkron dan sinkron, counter dengan paralel load
  • Contoh desain modul rangkaian sekuensial tersintesis menggunakan Xilinx

Materi kuliah dan pendukungnya dapat didownload di link berikut:

Skip to toolbar