Home > Desain Sistem VLSI, Kuliah, Sistem Digital Lanjut > Desain Rangkaian Sekuensial Sinkron

Desain Rangkaian Sekuensial Sinkron

Dalam kuliah ini, mahasiswa diharapkan mampu menerapkan FSM model Moore untuk mendesain rangkaian sekuensial sinkron berupa  pencacah sinkron naik/turun, mensimulasikan modul tersebut dan membuat modul HDL tersintesis untuk pencacah tersebut dengan fungsi serupa dengan IC seri 74xx.

Materi kuliah meliputi:

  • FSM (Finite State Machine)
  • Model Moore dan Mealy
  • Desain FSM untuk rangkaian pencacah
  • Implementasi desain sebagai modul HDL
  • Analisis rangkaian pencacah up dan down, asinkron dan sinkron, counter dengan paralel load
  • Contoh desain modul rangkaian sekuensial tersintesis menggunakan Xilinx

Materi kuliah dan pendukungnya dapat didownload di link berikut:

  1. No comments yet.
  1. No trackbacks yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar