Kisi-kisi Ujian Akhir TKC305 Sistem Digital Lanjut

Ujian akhir semester mata kuliah TKC305 Sistem Digital Lanjut akan diadakan hari Rabu, 2 Januari 2013 mulai jam 14.00 – 15.30 (90 menit). Dan sebagai pelengkap sarana pembelajaran, kisi-kisi ujian perlu disampaikan kepada mahasiswa. Begitulah materi yang saya peroleh saat pelatihan PEKERTI. Dan saya tidak pandai membuat kisi-kisi :).

Yang pasti UAS ini menguji standar kompetensi dan kompetensi dasar mahasiswa yang diperoleh selama proses pembelajaran TKC-305. Bukan hanya tentang pemahaman terhadap konsep, namun juga kemampuan mahasiswa untuk merancang dan mengevaluasi desain sistem digital. Jadi, bahan ujian meliputi seluruh materi kuliah TKC-305 dan juga kuliah prasyaratnya.

Secara khusus UAS ini menguji kemampuan mahasiswa untuk merancang dan mengevaluasi rangkaian digital yang diimplementasikan menggunakan IC TTL maupun di device terprogram FPGA, seperti yang dituangkan dalam GBPP/SAP mata kuliah ini.

Agar dapat merancang dan mengimplementasikan rangkaian digital (sekuensial dan kombinasional) di IC TTL maupun FPGA tersebut, mahasiswa harus mampu untuk: Continue reading Kisi-kisi Ujian Akhir TKC305 Sistem Digital Lanjut

HDL Testbench untuk Menguji Tugas #7 SDL

Berikut kode testbench HDL (verilog fixture) yang bisa digunakan untuk menguji HDL FSM deteksi urutan 1-1-0 dari tugas #7 kuliah Sistem Digital Lanjut. Asumsi masukan dari FSM adalah d (data), clk (clock) dan reset. Keluaran FSM adalah q dan qbar (not q).

Kode HDL modul testbench fsm adalah sebagai berikut:
Continue reading HDL Testbench untuk Menguji Tugas #7 SDL

Tugas Sistem Digital Lanjut TA 2012 – 2013

Berikut rekap tugas mata kuliah sistem digital lanjut yang harus dikerjakan oleh mahasiswa yang mengambil mata kuliah tersebut. Materi tugas meliputi teknologi implementasi sistem digital, desain dan implementasi sistem digital menggunakan IC TTL, desain dan simulasi modul HDL rangkaian kombinasional, IC TTL untuk rangkaian sekuensial, desain dan simulasi modul HDL elemen dan rangkaian sekuensial serta desain FSM dan implementasi HDLnya.

Tugas dibendel satu dan diajukan paling lambat tanggal 28 Desember 2012. Pengajuan bendel tugas terlambat atau tidak dilakukan, maka nilai tugas 0.

Continue reading Tugas Sistem Digital Lanjut TA 2012 – 2013