Home > Desain Sistem VLSI, Kuliah, Sistem Digital Lanjut > Desain Rangkaian Sekuensial Sinkron dengan FSM

Desain Rangkaian Sekuensial Sinkron dengan FSM

Materi tentang desain rangkaian sekuensial sinkron telah diupdate. Materi ini merupakan bahan ajar kuliah Sistem Digital Lanjut di prodi Sistem Komputer Undip.

Rangkaian ini dirancang dari diagram FSM (finite state machine) menggunakan flip-flop D (data), T (toggle) dan JK. Teknik merancang rangkaian sekuensial ini akan diperlukan jika kita ingin membuat sistem digital yang bekerja secara sekuensial, yaitu keluaran sistem tidak hanya tergantung dari masukan, tapi juga dari keluaran sebelumnya. Sistem kemudian dapat diimplementasikan dengan menggunakan flip-flop di keluarga 74xx.

Materi yang dibahas meliputi konsep rangkaian sekuensial sinkron, analisis kebutuhan, desain FSM (model Moore): tabel keadaan, pemberian nilai keadaan, peta next-state dan peta keluaran,implementasi menggunakan DFF (data flip-flop/D), TFF (toggle flip-flop /T) dan JKFF (JK flip-flop), serta aturan-aturan dalam pemberian nilai keadaan agar dihasilkan rangkaian yang lebih efisien. Penjabaran materi dilakukan berdasarkan contoh-contoh desain kebutuhan rangkaian.

Metodologi desain rangkaian sekuensial sinkron ini menggunakan DFF secara ringkas adalah sebagai berikut:

  1. Menganalisis kebutuhan desain;
  2. Menggambar diagram keadaan (state diagram) dari kebutuhan. Model yang digunakan adalah mesin Moore, dengan nilai keluaran hanya ditentukan oleh kaluaran present-state saja. Diagram berisi keadaan saat ini (present-state), keluaran present-state dan transisi keadaan yang disebabkan oleh masukan utama;
  3. Menuangkan diagram keadaan ke dalam tabel keadaan (state table)
  4. Menyatakan nilai variabel dari keadaan. Aturan-aturan penentuan nilai variabel keadaan dilakukan untuk menghasilkan rangkaian yang lebih efisien;
  5. Membuat peta Karnaugh untuk next-state sebagai fungsi dari present-state dan masukan utama. Dan nyatakan persamaan next-state.
  6. Memuat peta Karnaugh untuk keluaran sebagai fungsi dari present-state. Dan nyatakan persamaan keluaran.
  7. Menggambar rangkaian sekuensial sinkron menggunakan DFF dan gerbang-gerbang logika

Implementasi rangkaian menggunakan flip-flop lain (TFF dan JKFF) memerlukan penyusunan tabel lain, yang disebut tabel eksitasi, setelah langkah ke-3 di atas. Tabel eksitasi diturunkan dari tabel transisi flip-flip (T atau F) dari current-state ke next-state. Tabel eksitasi ini yang digunakan untuk menyusun peta karnaugh untuk next-state dan keluaran rangkaian.

Download materi (update: 8/12/2012)

 

 

  1. No comments yet.
  1. No trackbacks yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar