Home > Kuliah, Sistem Digital Lanjut > Tugas Sistem Digital Lanjut TA 2012 – 2013

Tugas Sistem Digital Lanjut TA 2012 – 2013

Berikut rekap tugas mata kuliah sistem digital lanjut yang harus dikerjakan oleh mahasiswa yang mengambil mata kuliah tersebut. Materi tugas meliputi teknologi implementasi sistem digital, desain dan implementasi sistem digital menggunakan IC TTL, desain dan simulasi modul HDL rangkaian kombinasional, IC TTL untuk rangkaian sekuensial, desain dan simulasi modul HDL elemen dan rangkaian sekuensial serta desain FSM dan implementasi HDLnya.

Tugas dibendel satu dan diajukan paling lambat tanggal 28 Desember 2012. Pengajuan bendel tugas terlambat atau tidak dilakukan, maka nilai tugas 0.

Tugas akan diuji dan dinilai saat diajukan. Waktu bebas. Tempat di lab Embedded atau kantor prodi. Kriteria penilaian secara keseluruhan meliputi:

  • Kelengkapan tugas;
  • Isi tugas;
  • Kemampuan mahasiswa menjawab ujian lisan saat tugas diajukan;

Rincian tugas adalah sebagai berikut:

  1. (Bobot 2) Teknologi implementasi sistem digital
    • a. Mahasiswa membuat tulisan tentang IC TTL/CMOS untuk logika NOT, AND, OR, NAND, NOR, XOR. Tulisan berisi nomor IC, deskripsi fungsi logika, pinout IC dan tabel fungsi logikanya
    • b. Mahasiswa membuat tulisan ringkas tentang CPLD, FPGA dan perbedaan keduanya
  2. (Bobot 1) Mahasiswa mendesain rangkaian untuk suatu fungsi logika (bebas) dan mengimplementasikannya menggunakan IC TTL/CMOS 74xx
  3. (Bobot 3) Mahasiswa mendesain, mensimulasikan dan mensintesis desain elemen-elemen rangkaian kombinasional ke FPGA menggunakan sintaks-sintaks verilog. Catatan: desain HDL harus bisa tersintesis di FPGA Xilinx Spartan
    • a. Multiplekser 4-ke-1, 16-ke-1
    • b. Enkoder biner 4-ke-2
    • c. Enkoder prioritas
    • d. Dekoder/demultiplekser 3-ke-8
    • e. Dekoder BCD/hex ke 7-segmen
  4. (Bobot 2) Mahasiswa mencari dan meringkas prinsip kerja IC TTL 74xx masing-masing 1 IC untuk tiap kategori berikut. Prinsip kerja meliputi pinout dan tabel karakteristik saja.
    • a. latch SR
    • b. latch D (data)
    • c. flip-flop D
    • d. flip-flop T
    • e. flip-flop JK
    • f. register geser
  5. (Bobot 3) Mahasiswa mendesain, mensintesis dan mensimulasikan desain modul-modul DFF, TFF, JKFF, SR latch, D latch dan register data 8-bit ke FPGA menggunakan sintaks-sintaks verilog
  6. (Bobot 2) Mahasiswa mendesain, mensintesis dan mensimulasikan pencacah up-down 8-bit dengan reset dan preset sinkron serta kontrol paralel load menggunakan verilog
  7. (Bobot 2) Mahasiswa mendesain, mensintesis dan mensimulasikan rangkaian sinkron untuk mendeteksi urutan 1->1->0 menggunakan verilog
  1. No comments yet.
  1. No trackbacks yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar