Home > Kuliah, Sistem Digital Lanjut > HDL Testbench untuk Menguji Tugas #7 SDL

HDL Testbench untuk Menguji Tugas #7 SDL

Berikut kode testbench HDL (verilog fixture) yang bisa digunakan untuk menguji HDL FSM deteksi urutan 1-1-0 dari tugas #7 kuliah Sistem Digital Lanjut. Asumsi masukan dari FSM adalah d (data), clk (clock) dan reset. Keluaran FSM adalah q dan qbar (not q).

Kode HDL modul testbench fsm adalah sebagai berikut:

module pencacah_top_tb;
    // inputs
    reg d;
    reg clk;
    reg reset;
    // outputs
    wire q, qbar;
    // module under-test
    fsm_top uut(
       .d (d),
       .clk (clk),
       .reset (reset),
       .q (q),
       .qbar (qbar)
    );
    initial begin
        d = 0;
        clk = 0;
        reset = 0; // assume active-low reset
        #2 reset = 1;
        #2 d=0; #2 d=0;
        #2 d=1; #2 d=0;
        #2 d=1; #2 d=1;
        #2 d=0; #2 d=1;
        #2 d=0; #2 d=1;
        #2 d=1; #2 d=1;
        #2 d=0; #2 d=1;
        #10 $finish;
    end
    // Clock generator
    always begin
        #1 clk = 1;
        #0 clk = 0;
    end
endmodule;
  1. No comments yet.
  1. No trackbacks yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar