Home > Kuliah, Sistem Digital Lanjut > Kisi-kisi Ujian Akhir TKC305 Sistem Digital Lanjut

Kisi-kisi Ujian Akhir TKC305 Sistem Digital Lanjut

Ujian akhir semester mata kuliah TKC305 Sistem Digital Lanjut akan diadakan hari Rabu, 2 Januari 2013 mulai jam 14.00 – 15.30 (90 menit). Dan sebagai pelengkap sarana pembelajaran, kisi-kisi ujian perlu disampaikan kepada mahasiswa. Begitulah materi yang saya peroleh saat pelatihan PEKERTI. Dan saya tidak pandai membuat kisi-kisi :).

Yang pasti UAS ini menguji standar kompetensi dan kompetensi dasar mahasiswa yang diperoleh selama proses pembelajaran TKC-305. Bukan hanya tentang pemahaman terhadap konsep, namun juga kemampuan mahasiswa untuk merancang dan mengevaluasi desain sistem digital. Jadi, bahan ujian meliputi seluruh materi kuliah TKC-305 dan juga kuliah prasyaratnya.

Secara khusus UAS ini menguji kemampuan mahasiswa untuk merancang dan mengevaluasi rangkaian digital yang diimplementasikan menggunakan IC TTL maupun di device terprogram FPGA, seperti yang dituangkan dalam GBPP/SAP mata kuliah ini.

Agar dapat merancang dan mengimplementasikan rangkaian digital (sekuensial dan kombinasional) di IC TTL maupun FPGA tersebut, mahasiswa harus mampu untuk:

  1. menyederhanakan persamaan/rangkaian logika menggunakan peta Karnaugh atau secara Aljabar Boolean (lihat kuliah Sistem Digital tentang rangkaian logika optimal/bab 4)
  2. membuat skematik IC TTL yang menghasilkan fungsi logika yang telah ditentukan (Bab 1, 2)
  3. membuat modul HDL verilog yang tersintesis untuk rangkaian kombinasional dan sekuensial (Bab 3,4). Contoh-contoh pemrograman HDL untuk rangkaian kombinasional bisa dilihat di bab 5,6
  4. memahami prinsip kerja elemen penyimpan latch dan flip-flop, terutama flip-flop data/DFF (bab 7,8)
  5. merancang rangkaian sekuensial sinkron: menggambar FSM (terutama Moore), membuat tabel keadaan, pemberian nilai keadaan, mensintesis logika next_state dan output serta mengimplementasikannya menggunakan flip-flop dan gerbang-gerbang logika (bab 10,11)
  6. membuat dan mengevaluasi (analisis) modul HDL untuk rangkaian sekuensial sinkron (bab 12)

Selamat mengikuti UAS yah dan semoga dapat memperoleh hasil yang maksimal.

  1. No comments yet.
  1. No trackbacks yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar