Home > Kuliah, Sistem Digital Lanjut > Penjelasan Soal UTS Sistem Digital Lanjut

Penjelasan Soal UTS Sistem Digital Lanjut

Ujian Tengah Semester TA 2014/2014 untuk mata kuliah TKC-305 Sistem Digital Lanjut dilaksanakan hari Senin, 27 Oktober 2014. Ujian bersifat take home test, yang berarti mahasiswa mengerjakan solusi soal UTS tersebut bukan di kelas, alias di rumah. Solusi dikumpulkan paling lambat hari Jum’at, 31 Oktober 2014 jam 08.00. Solusi yang dikumpulkan lewat tanggal dan jam tersebut akan dinilai 0.

Untuk mengerjakan soal tersebut, mahasiswa harus sudah mempunyai topik aplikasi sistem digital yang dapat diimplementasikan dengan HDL dan bersifat unik. Mahasiswa dipersilahkan mengambilnya dari topik tugasnya masing-masing. Jika dijumpai topik dan solusi yang sama, maka nilai tiap mahasiswa akan dibagi berdasarkan jumlah mahasiswa dengan topik dan solusi yang sama tersebut.

Solusi diketik dan dicetak di kertas A4. Tulisan menggunakan bahasa Indonesia yang baku. Sistematika tulisan disesuaikan dengan soal. Tulisan menggunakan format paragraf 1.5 spasi, huruf Times New Roman 12pt. Ketentuan lain standar saja, misalnya margin.

Solusi desain yang diinginkan adalah hanya sampai simulasi dan analisisnya. Sintesis dan skematik RTLnya tidak diperlukan.

Aplikasi sistem digital yang akan diimplementasikan dapat terdiri atas modul-modul kombinasional dan sekuensial. Modul kombinasional meliputi gerbang dan rangkaian logika, multiplekster, enkoder, dekoder, demultiplekser, konverter kode, unit penjumlah, pengurang, komparator, pengali, pembagi, dan modul lainnya. Modul sekuensial meliputi latch, flip-flop, register, pencacah, FSM (finite state machine), RAM dan modul lainnya. Modul generator juga dapat digunakan misalnya generator sinyal detak (clock).

Soal desain aplikasi sistem digital menggunakan HDL adalah

  1. Uraikan deskripsi fungsional dan antarmuka dari aplikasi sistem digital yang akan dibuat. Deskripsi fungsional menjabarkan spesifikasi kebutuhan fungsional dari sistem, termasuk fitur dan keunggulannya. Deskripsi antarmuka berisi penjelasan antarmuka (masukan dan/atau keluaran) sistem dan fungsinya masing-masing. Luaran yang diharapkan: simbol modul dan penjelasan antarmukanya, spesifikasi kebutuhan sistem.
  2. Uraikan modul-modul apa saja yang diperlukan oleh sistem tersebut dan jelaskan deskripsi fungsional dan antarmukanya serta keterkaitan antarmodul dalam bentuk blok diagram. Luaran yang diharapkan: blok diagram fungsional sistem yang terdiri atas modul-modul penyusunnya beserta penjelasannya.
  3. Buatlah kode HDL (Verilog/VHDL) untuk modul-modul dalam soal (2). Buatlah modul testbench untuk menguji modul. Modul testbench harus dapat menguji fungsionalitas modul dan mendeteksi potensi-potensi kesalahan dalam modul tersebut. Luaran yang diharapkan: HDL modul, HDL testbench tiap modul.
  4. Simulasikan tiap-tiap modul dalam soal (2) menggunakan modul testbench di nomor (3). Lampirkan hasil simulasi berupa diagram pewaktuannya. Luaran yang diharapkan: hasil simulasi tiap modul berupa diagram pewaktuan.
  5. Buatlah tabel hasil simulasi di soal (4) yang berisi informasi (kolom) nama modul, nama modul testbench, stimulus/masukan yang diberikan, hasil keluaran yang diharapkan dan hasil keluaran yang dihasilkan (sebenarnya). Tuliskan analisis dari tabel tersebut. Luaran yang diharapkan: tabel hasil simulasi dari (4) dan analisisnya.
  6. Buatlah modul paling atas (top module) dari sistem Anda yang berisi modul-modul soal (3). Luaran yang diharapkan: HDL top module.
  7. Buatlah modul testbench untuk top module (solusi 6) dan simulasikan. Buat tabel seperti soal (5) dan analisis tabel tersebut. Luaran yang diharapkan: HDL testbench top module, diagram pewaktuan hasil simulasi, tabel hasil dan analisisnya.
  1. No comments yet.
  1. No trackbacks yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar