Home > Kuliah, Sistem Digital, Sistem Digital Lanjut > Kisi-Kisi UAS TKC-305 Sistem Digital Lanjut TA 2014/2015

Kisi-Kisi UAS TKC-305 Sistem Digital Lanjut TA 2014/2015

Ujian Akhir Semester (UAS) mata kuliah TKC-305 Sistem Digital Lanjut akan dilaksanakan hari Senin, 29 Desember 2014 jam 14.00-15.30 (90 menit). Berikut materi yang akan diujikan dan perlu disiapkan oleh mahasiswa yang mengambil mata kuliah ini.

Tentang Ujian

  • Sifat ujian: buka 1 lembar catatan A4 atau folio
  • Tipe soal: uraian
  • Tujuan: mengevaluasi pemahaman mahasiswa dan kemampuan desain serta evaluasi sistem digital lanjut menggunakan bahasa deskripsi hardware (HDL) jika diberikan satu kebutuhan spesifikasi masukan-keluaran sistem (level kognitif C1 sampai C5)

Materi Ujian
Materi secara lengkap dapat dilihat di http://didik.blog.undip.ac.id/2012/09/02/tkc-305-sistem-digital-lanjut-2012/.

  1. Teknologi implementasi sistem digital, terutama menggunakan PLD
  2. Metodologi desain sistem digital dan pengantar HDL
  3. Dasar-dasar Pemrograman Verilog
  4. Desain rangkaian kombinasional dengan HDL. Materi pelengkap yang dapat digunakan: Modul2-RangkaianKombinasional-1 dan Modul3-RangkaianKombinasional-2
  5. Elemen rangkaian sekuensial: latch dan flip-flop
  6. Register dan Pencacah
  7. Desain rangkaian sekuensial sinkron (Moore)
  8. HDL untuk Elemen dan Rangkaian Sekuensial

Kompetensi
Kompetensi yang diharapkan dari mahasiswa adalah mahasiswa mampu untuk:

  1. [C3] menjelaskan dan memilih teknologi implementasi sistem digital secara tepat, mulai dari teknologi IC Seri 7400, PLD (programmable logic device) dan ASIC (application specific IC);
  2. [C3] menerapkan metodologi untuk mengembangkan sistem digital menggunakan device FPGA jika diberikan suatu kebutuhan rancangan sistem digital;
  3. [C3] menggunakan program Xilinx ISE Webpack untuk merancang sistem digital dengan benar;
  4. [C2] membedakan HDL dengan bahasa pemrrograman lainnya;
  5. [C3] menggunakan sintaks-sintaks HDL Verilog dengan benar untuk membuat program HDL untuk suatu problem desain sistem digital sederhana
  6. [C3] menuliskan modul testbench untuk menguji modul yang didesain secara fungsional
  7. [C6] mengevaluasi desainnya dari diagram pewaktuan yang didapatkannya serta perilaku keluaran sistem dari masukan yang diberikan
  8. [C3] memprogram HDL Verilog untuk elemen-elemen rangkaian kombinasional dengan tepat (dapat tersintesis)
  9. [C4] mensimulasikan dan menganalisis desain HDL rangkaian kombinasional tersebut
  10. [C5] mensintesis, mensimulasikan dan mengenalisis desain rangkaian kombinasional dengan fungsi serupa IC seri 74xx untuk FPGA Xilinx
  11. [C2] menjelaskan perbedaan antara latch dan flip-flop dengan tepat
  12. [C2] menjelaskan fungsi karakteristik latch (SR, D) dan flip-flop (D, T, dan JK) dengan tepat
  13. [C2] menjelaskan struktur dan fungsi register dan shift register
  14. [C2] menjelaskan struktur dan fungsi pencacah n-bit, baik pencacah maju dan/atau mundur, sinkron atau asinkron
  15. [C3] menerapkan model-model FSM untuk mendesain rangkaian sekuensial sinkron berupa modul serial adder dan counter
  16. [C5] mendesain modul HDL rangkaian sekuensial sinkron, mensimulasikan dan menganalisisnya
  17. [C4] mendesain dan mensimulasikan modul HDL untuk flip-flop, latch
  18. [C4] mendesain dan mensimulasikan modul HDL untuk register dan register geser
  19. [C4] mendesain dan mensimulasikan modul HDL untuk pencacah naik dan/atau turun, sinkron atau sinkron
  20. [C5] membuat modul HDL tersintesis untuk register dan counter dengan fungsi serupa dengan IC seri 74xx

Semoga sukses yah…

  1. No comments yet.
*

This blog is kept spam free by WP-SpamFree.

Skip to toolbar