.: Eko Didik Widianto :.

Home > Kuliah, Sistem Digital Lanjut > TKC305 Sistem Digital Lanjut (2015)

TKC305 Sistem Digital Lanjut (2015)

September 17th, 2015 Eko Didik Widianto Leave a comment Go to comments

Kredit	:	2 SKS Kuliah, 1 SKS Praktikum
Dosen	:	Eko Didik Widianto (Lab Embedded, Siskom Undip)email: didik@at@undip(dot)ac(dot)id
Metode pembelajaran	:	tatap muka (2 x 50 menit), presentasi materi, diskusi, latihan, tugas
Waktu	:	±14 Minggu (termasuk UTS dan UAS)
Silabus	:	Lihat rencana perkuliahan / GBPP

Deskripsi Kuliah
TKC305 Sistem Digital Lanjut ini merupakan mata kuliah lanjutan dari TKC-205 Sistem Digital di Program Studi Sistem Komputer Fak. Teknik Undip.

Di TKC-205, mahasiswa telah mempelajari dasar-dasar sistem digital mulai dari konsep, aljabar Boolean, analisis dan sintesis rangkaian logika, rangkaian logika minimal, teknologi implementasi dengan CMOS (Complementary Metal Oxide Semiconductor) dan mengimplementasikannya menggunakan chip standar (TTL/CMOS), representasi bilangan dan operasi aritmetika, blok rangkaian kombinasional, rangkaian sekuensial: latch, flip-flop, register dan counter.

Di TKC-305, mahasiswa akan belajar tentang desain dan implementasi rangkaian kombinasional dan sekuensial tersebut menggunakan devais terprogram (CPLD/FPGA) berbasis Xilinx. Mahasiswa akan memprogram HDL (Hardware Description Language) untuk mendeskripsikan hardware sistem. Bahasa HDL yang digunakan untuk implementasi sistem digital terprogram adalah Verilog.

Kuliah TKC305 Sistem Digital Lanjut mempelajari hal-hal sebagai berikut:

Teknologi implementasi sistem digital: gerbang logika CMOS, IC standar seri 7400, PLD, FPGA, ASIC dan CAD untuk mengimplementasikan sistem
Desain rangkaian kombinasional: multiplekser, dekoder, enkoder, kode konverter, komparator dan deskripsi HDLnya
Elemen rangkaian sekuensial: latch (SR, D), flip-flop (D, T, JK), register, shift register, counter/pencacah up/down sinkron dan asinkron, pencacah lainnya dan deskripsi HDLnya
Desain rangkaian sekuensial sinkron: FSM meliputi diagram, tabel dan assignment state serta pemilihan flip-flop untuk implementasi, model Moore, model Mealy, desain FSM dengan HDL, minimisasi state, contoh implementasi (serial adder, counter) dan analisisnya
Desain rangkaian sekuensial asinkron: analisis, sintesis, reduksi dan assignment state serta contoh desainnya

Mata kuliah prasyarat: TKC-205 Sistem Digital
Mata kuliah yang berkaitan adalah TKC-211 (Teknik Mikroprosesor). TKC-305 juga akan menjadi prasyarat untuk kuliah pilihan TKC-405 Desain Sistem VLSI dan TKC-241 Perancangan Mikroprosesor.

Pengumuman

<n.a>

Jadwal (lihat lebih lengkap di grup facebook Siskom)

Kelas A, tiap hari Senin jam 15.20 – 17.00, ruang E201-202
Kelas B, tiap hari Kamis jam 15.20 – 17.00, ruang D205

Standar Kompetensi
Setelah lulus mata kuliah ini, dengan pemahaman konsep sistem digital yang diperoleh mahasiswa akan mampu merancang, mengimplementasikan dan mengevaluasi rangkaian digital menggunakan HDL Verilog/VHDL di atas FPGA Xilinx Spartan-3E;

Sistem Evaluasi

No	Evaluasi	Bobot
1	Tugas	30%
2	Ujian Tengah Semester	30%
3	Ujian Akhir Semester	40%

Buku Acuan/Referensi

Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005
Peter J. Ashenden, Digital Design: An Embedded Systems Approach Using Verilog/VHDL, Morgan Kaufmann, 2008
Ian Grout, “Digital Systems Design with FPGAs and CPLDs”, Newness, 2008
Verilog Tutorial (online): http://www.asic-world.com/verilog/veritut.html
UG230: Spartan-3E FPGA Starter Kit Board User Guide, Xilinx, June 2008
Xilinx ISE Design Suite 11 Software Manual, Xilinx, 2009
Instalasi Xilinx ISE Webpack (Linux). Applicable juga untuk Windows.
Modul1-Input_Output-v1.1. Modul praktikum Sistem Digital Lanjut bab 1 berisi langkah-langkah menggunakan Xilinx Webpack ISE dan implementasi desain di atas board Xilinx Starter Kit
Sumber lain: Xilinx resource page, website project

Satuan Acara Pengajaran

Kegiatan kuliah direncanakan selama 14 kali pertemuan (termasuk UTS dan UAS)

#	Bahasan	Referensi
1	*Pengantar: kontrak kuliah, teknologi implementasi sistem digital* (10/09/2012)Saklar transistor * CMOS:NMOS dan PMOS * Gerbang logika CMOS: NOT, AND, OR, NAND, NOR * IC seri 74xx, PLA, PAL, CPLD, FPGA, ASIC, standard-cell dan gateKompetensi dasar. Mahasiswa akan mampu: [C2] menjelaskan konsep dan prinsip gerbang-gerbang logika CMOS dan rangkaian logikanya secara tepat [C3] menjelaskan dan memilih teknologi implementasi sistem digital secara tepat, mulai dari teknologi IC Seri 7400, PLD (programmable logic device) dan ASIC (application specific IC) Kegiatan terstruktur: teknologi implementasi sistem digital Mahasiswa membuat tulisan ringkas tentang CPLD, FPGA dan perbedaan keduanya dari berbagai sumber referensi sebagai bahan pengayaan	[1] Bab 3.1-3.6
2	Metodologi desain sistem digital dan pengantar HDL Metodologi desain sistem digital menggunakan PLD (Xilinx FPGA) * IDE Xilinx ISE Webpack * Pengantar HDL: Verilog dan VHDLKompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu: [C3] menerapkan metodologi untuk mengembangkan sistem digital menggunakan device FPGA jika diberikan suatu kebutuhan rancangan sistem digital; [C3] menggunakan program Xilinx ISE Webpack untuk merancang sistem digital dengan benar; [C2] membedakan HDL dengan bahasa pemrrograman lainnya; Kegiatan terstruktur: tugas #1 tentang IDE Xilinx ISE Webpack, simulator dan desain HDL Mahasiswa menginstall Xilinx ISE Webpack Mahasiswa membuat kode HDL untuk fungsi sederhana dan mensimulasikan kode tersebut menggunakan simulator ISIM	[2] Bab 10[3] [4][5][6][7] Langkah Instalasi Xilinx ISE Webpack (Linux Ubuntu)
3,4	Dasar-dasar Pemrograman Verilog Sintaks dan semantik * Gate-level modelling * Primitive * Operator * Model behavior * Fungsi dan task * Simulasi dan testbench Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu: [C3] menggunakan sintaks-sintaks HDL Verilog dengan benar untuk membuat program HDL untuk suatu problem desain sistem digital sederhana [C3] menuliskan modul testbench untuk menguji modul yang didesain secara fungsional [C6] mengevaluasi desainnya dari diagram pewaktuan yang didapatkannya serta perilaku keluaran sistem dari masukan yang diberikan Kegiatan terstruktur: tugas #3 tentang pemrograman verilog Mahasiswa mendesain, mensimulasikan dan mensintesis suatu desain ke FPGA menggunakan sintaks-sintaks verilog	[2] Bab 2.1 [3][4]
5,6	Desain rangkaian kombinasional dengan HDL Multiplekser 4-ke-1, 16-ke-1 * Enkoder biner 4-ke-2 * enkoder prioritas * Dekoder/demultiplekser 3-ke-8 * Dekoder BCD/hex ke 7-segmen Contoh desain rangkaian kombinasional dengan Xilinx ISE dan Spartan-3E SDK: Modul2-RangkaianKombinasional-1, Modul3-RangkaianKombinasional-2 Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu: [C3] memprogram HDL Verilog untuk elemen-elemen rangkaian kombinasional dengan tepat (dapat tersintesis) [C4] mensimulasikan dan menganalisis desain HDL rangkaian tersebut [C5] mensintesis desain rangkaian kombinasional dengan fungsi serupa IC seri 74xx untuk FPGA Xilinx [C6] mengevaluasi desain rangkaian tersebut Kegiatan terstruktur: tugas #4 tentang pemrograman verilog Mahasiswa mendesain, mensimulasikan dan mensintesis desain elemen-elemen rangkaian kombinasional ke FPGA menggunakan sintaks-sintaks verilog	[1] Bab 6 [2] Bab 2
7	UJIAN TENGAH SEMESTER
8,9	*Elemen rangkaian sekuensial: latch dan flip-flop* Latch: set-reset (SR latch) dan data (D latch) * Flip-flop/FF: data (DFF), toggle (T-FF) dan JK flip-flop * Modul HDL flip-flop: DFF, TFF dan JK-FF * Modul HDL latch: SR latch, D Latch Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu: [C2] menjelaskan perbedaan antara latch dan flip-flop dengan tepat [C2] menjelaskan fungsi karakteristik latch (SR, D) dan flip-flop (D, T, dan JK) dengan tepat [C5] Mahasiswa akan dapat memprogram modul Verilog untuk flip-flop dan latch [C6] Mahasiswa akan dapat mensimulasikan modul-modul tersebut [C6] Mahasiswa akan dapat membuat modul-modul HDL tersintesis untuk flip-flop dan latch dengan fungsi serupa dengan IC seri 74xx dan mensimulasikannya Kegiatan terstruktur: tugas #5 tentang elemen rangkaian sekuensial Mahasiswa mencari, meringkas prinsip kerja IC TTL 74xx berupa latch SR latch, D latch, data flip-flop, toggle flip-flop, JK flip-flop Mahasiswa membuat modul HDL untuk flip-flop dan latch setara dengan IC TTL 74xx	[1] Bab 7.1-7.6 [2] Bab 4.1
10,11	*Register dan Pencacah* Register data dan shift register * Pencacah sinkron maju dan/atau mundur, sinkron atau asinkron * Pencacah dengan load paralel * Implementasi dan simulasi HDL register dan pencacah Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu: [C2] menjelaskan struktur dan fungsi register dan shift register [C2] menjelaskan struktur dan fungsi pencacah n-bit, baik pencacah maju dan/atau mundur, sinkron atau asinkron [C4] Mahasiswa akan mampu menganalisis desain pencacah [C5] Mahasiswa akan dapat memprogram modul Verilog untuk register data, register geser dan pencacah [C6] Mahasiswa akan dapat mensimulasikan modul-modul tersebut [C6] Mahasiswa akan dapat membuat modul-modul HDL tersintesis untuk register dan pencacah dengan fungsi serupa dengan IC seri 74xx dan mensimulasikannya Kegiatan terstruktur: tugas #6 tentang register dan pencacah Mahasiswa mencari, meringkas prinsip kerja IC TTL 74xx berupa register data, register geser dan beragam pencacah Mahasiswa membuat modul HDL untuk register dan pencacah setara dengan IC TTL 74xx tersebut	[1] Bab 7.8-7.11 [2] Bab 4.2
12,13	Desain rangkaian sekuensial sinkron (Moore) dan mesin Mealy Konsep rangkaian sekuensial sinkron * FSM (Finite State Machine) * Model Moore dan Mealy * Analisis kebutuhan desain * Desain FSM (model Moore): tabel keadaan, pemberian nilai keadaan, peta next-state dan peta keluaran * Aturan-aturan dalam pemberian nilai keadaan * Desain FSM Mealy * Desain dan simulasi HDL rangkaian sekuensial sinkron Kompetensi dasar. Setelah mempelajari bab ini, mahasiswa akan mampu: [C3] menerapkan model-model FSM untuk mendesain rangkaian sekuensial sinkron berupa modul serial adder dan counter [C5] Mahasiswa akan dapat memprogram modul Verilog untuk rangkaian FSM Moore dan Mealy [C6] Mahasiswa akan dapat mensimulasikan modul-modul tersebut [C6] Mahasiswa akan dapat membuat modul-modul HDL tersintesis dengan fungsi serupa dengan IC seri 74xx dan mensimulasikannya Kegiatan terstruktur: tugas #7 tentang desain rangkaian sekuensial sinkron Mahasiswa mendesain, mensimulasikan dan mensintesis pencacah up-down, sinkron, asinkron dan dengan paralel load ke FPGA menggunakan verilog	[1] Bab 8 [3]
14	UJIAN AKHIR SEMESTER

Lain-lain

Perubahan jadwal, tugas, nilai dan informasi lain akan diumumkan di halaman ini dan facebook.

File presentasi pdf dibangkitkan menggunakan program Lyx dengan kelas dokumen powerdot dan beamer (style Marburg). Pembuatan dokumen dilakukan di sistem operasi Linux uBuntu Lucid.