Category Archives: Desain Sistem VLSI

Catatan kuliah desain sistem VLSI

HDL untuk Rangkaian Sekuensial Sinkron

Kuliah TKC305 Sistem Digital Lanjut minggu ini akan membahas tentang HDL (hardware description language) untuk elemen dan rangkaian sekuensial (sinkron), meliputi modul flip-flop (D, T, JK), latch, register data, register geser, HDL untuk FSM Moore, dan modul pencacah. Sinkron berarti semua operasi rangkaian ini dikendalikan oleh sinyal clock, baik dengan transisi  (berbasis flip-flop) maupun level (berbasis latch).

Bahasa HDL yang digunakan adalah Verilog. Kode HDL harus bisa disintesis untuk FPGA Xilinx.

Setelah mempelajari materi ini, mahasiswa akan mampu untuk:

  1. [C5] memprogram modul Verilog untuk flip-flop, latch,register register geser dan pencacah sinkron/asinkron;
  2. [C6] mensimulasikan modul-modul tersebut;
  3. [C6] membuat modul-modul HDL tersintesis untuk counterdengan fungsi serupa dengan IC seri 74xx dan mensimulasikannya;

Continue reading HDL untuk Rangkaian Sekuensial Sinkron

Desain Rangkaian Sekuensial Sinkron dengan FSM

Materi tentang desain rangkaian sekuensial sinkron telah diupdate. Materi ini merupakan bahan ajar kuliah Sistem Digital Lanjut di prodi Sistem Komputer Undip.

Rangkaian ini dirancang dari diagram FSM (finite state machine) menggunakan flip-flop D (data), T (toggle) dan JK. Teknik merancang rangkaian sekuensial ini akan diperlukan jika kita ingin membuat sistem digital yang bekerja secara sekuensial, yaitu keluaran sistem tidak hanya tergantung dari masukan, tapi juga dari keluaran sebelumnya. Sistem kemudian dapat diimplementasikan dengan menggunakan flip-flop di keluarga 74xx.

Materi yang dibahas meliputi konsep rangkaian sekuensial sinkron, analisis kebutuhan, desain FSM (model Moore): tabel keadaan, pemberian nilai keadaan, peta next-state dan peta keluaran,implementasi menggunakan DFF (data flip-flop/D), TFF (toggle flip-flop /T) dan JKFF (JK flip-flop), serta aturan-aturan dalam pemberian nilai keadaan agar dihasilkan rangkaian yang lebih efisien. Penjabaran materi dilakukan berdasarkan contoh-contoh desain kebutuhan rangkaian.

Continue reading Desain Rangkaian Sekuensial Sinkron dengan FSM

Desain Pencacah Sinkron 8-bit dengan HDL

Dalam artikel ini, sebuah modul pencacah sinkron 8-bit akan diimplementasikan menggunakan HDL verilog. Modul harus tersintesis di FPGA Xilinx (Spartan). Artikel ini diambil dari bahasan kuliah sistem digital lanjut dan perancangan VLSI.

Pencacah sinkron ini merupakan rangkaian sekuensial yang operasinya di-trigger oleh transisi naik sinyal clock (posedge CLK). Kebutuhan spesifikasi modul secara lengkap adalah sebagai berikut:

  • lebar keluaran d 8-bit, mampu mencacah dari -128 sampai 127 (jika representasi bilangan bertanda)
  • operasi pencacahan sirkular
  • saat reset=1 maka keluaran d=0x00
  • pencacahan ditrigger oleh transisi naik sinyal clk
  • mempunyai 4 mode pencacahan yang ditunjukkan dalam tabel berikut:
ModeOperasiContoh urutan
00+10 -> 1- > 2 -> 3 -> 4
01+2120 -> 122 -> 124 -> 126 ->-128
10-29 -> 7 -> 5 -> 3 -> 1
11-13 -> 2 -> 1 -> 0 -> -1

Continue reading Desain Pencacah Sinkron 8-bit dengan HDL