Category Archives: Sistem Digital

Catatan kuliah sistem digital

TKC205 – Sistem Digital TA 2018-2019 (Genap)

Kredit:2 SKS Kuliah, 1 SKS Praktikum (TKC-309)
Dosen Pengampu:Eko Didik Widianto, email: didik@at@live.undip(dot)ac(dot)id
Metode pembelajaran:tatap muka (2 x 50 menit), presentasi materi, diskusi, tugas, diskusi kelompok
Durasi:±16 Minggu (termasuk UTS dan UAS)
Lisensi isi:CC-BY 4.0

Jadwal: Kuliah mulai hari Kamis, 14 Februari 2019

  • Kelas A, Hari Kamis, jam 09.30 – 11.10, Ruang D304
  • Kelas B, Hari Kamis, jam 12.50 – 14.30, Ruang E201
  • Kelas C, Hari Kamis, jam 14.30 – 16.10, Ruang E201
DeskripsiStandar KompetensiEvaluasiBuku AcuanRencana KuliahContoh UTS/UASSaran & Komentar

Deskripsi Kuliah

Kuliah ini merupakan kuliah wajib di program studi Sistem Komputer, Fakultas Teknik Undip. Kuliah ini mempelajari dasar-dasar sistem digital mulai dari konsep, analisis, perancangan, implementasi dan evaluasi rangkaian logika. Konsep dan analisis rangkaian logika meliputi gerbang logika, ekspresi dan persamaan logika, aljabar Boolean, representasi bilangan digital dan operasi aritmetika. Perancangan (sintesis) ditujukan untuk menghasilkan rangkaian logika yang optimal (seringkali minimal) dengan menyederhanakan persamaan logika menggunakan aljabar Boolean, peta Karnaugh dan metode tabular Quine-McKluskey. Perancangan dilakukan untuk menghasilkan rangkaian kombinasional dan/atau sekuensial. Perancangan rangkaian sekuensial sinkron dilakukan menggunakan model Moore dan Mealy. Teknologi implementasi diarahkan menggunakan chip standar TTL (Transistor-transistor logic). Evaluasi rangkaian dilakukan untuk menverifikasi desain rangkaian lewat pengujian atau menggunakan program bantu simulator. Pokok bahasannya tersusun atas 5 bagian, yaitu:

  1. Pendahuluan sistem digital Bagian ini membahas sistem digital secara umum serta konsep dan analisis rangkaian logika.
  2. Rangkaian logika minimal Bagian ini membahas aljabar Boolean, sintesis rangkaian logika, peta Karnaugh, rangkaian multikeluaran, metode Quine-McKluskey dan program sintesis untuk menghasilkan rangkaian logika yang optimal (seringkali minimal).
  3. Teknologi implementasi Bagian ini membahas rangkaian logika CMOS dan rangkaian terintegrasi standar TTL keluarga 74xx untuk implementasi rangkaian logika.
  4. Sistem bilangan digital Bagian ini membahas representasi bilangan digital, operasi bilangan biner dan rangkaian aritmetika biner.
  5. Rangkaian digital Bagian membahas rangkaian kombinasional, elemen rangkaian sekuensial dan rangkaian sekuensial sinkron sebagai penyusun komputer. Rangkaian sekuensial dirancang menggunakan model FSM Moore dan Mealy.

Kuliah TKC205 menjadi landasan untuk mata kuliah lanjut, seperti TKC210 (teknik interface dan antarmuka), TKC211 (Teknik Mikroprosesor), TKC305 (Sistem Digital Lanjut), TKC213 (Organisasi Komputer) dan TKC241 (Perancangan Mikroprosesor).

Kembali ke atas

Buku Acuan/Referensi

978-602-262-211-6-1254

  1. (Buku Utama) Eko Didik Widianto, Sistem Digital: Analisis, Desain dan Implementasi, Edisi Pertama, Graha Ilmu, 2014
  2. Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005
  3. Ronald J. Tocci, Neal S. Widmer, Gregory L. Moss, “Digital Systems: Principles and Applications”, Edisi 11, Pearson, 2011Buku ini bisa dipinjam di perpustakaan jurusan.
  4. Sumber lain: paper ilmiah, website project
  5. Buku Ajar/Handout: Eko didik widianto (2011): Sintesis rangkaian logika

Continue reading TKC205 – Sistem Digital TA 2018-2019 (Genap)

Perancangan Rangkaian Sekuensial Sinkron

12-FSM-moore-vs-mealyRangkaian digital baik kombinasional maupun sekuensial telah dipelajari di bab-bab sebelumnya. Rangkaian kombinasional mempunyai keluaran yang nilainya hanya tergantung dari masukan pada saat itu, sedangkan sekuensial mempunyai keluaran yang ditentukan oleh masukan saat itu dan keadaan rangkaian sebelumnya.

Dalam bab ini akan dibahas tentang perancangan rangkaian sekuensial sinkron. Rangkaian ini bersifat sekuensial, yaitu keluaran rangkaian tergantung dari keadaan rangkaian sebelumnya dan membutuhkan elemen penyimpan berupa flip-flop. Rangkaian bersifat sinkron karena perilaku rangkaian dibangkitkan oleh transisi sumber detak yang sama, yaitu sinyal Clk. Rangkaian sekuensial sinkron dirancang menggunakan diagram FSM atau mesin keadaan terbatas, sehingga disebut juga rangkaian FSM.

Rangkaian FSM tersusun atas bagian kombinasional dan bagian sekuensial. Model FSM yang sering digunakan adalah model Moore dan Mealy. Pokok bahasan di bab ini meliputi: Continue reading Perancangan Rangkaian Sekuensial Sinkron

Rangkaian Sekuensial (Bagian 2)

11_register_geser_kanan_4bit_dengan_kontrolRangkaian kombinasional yang telah dipelajari di bab sebelumnya mempunyai nilai keluaran di suatu waktu hanya ditentukan oleh nilai dari masukannya di waktu tersebut. Dalam rangkaian ini tidak ada penyimpanan informasi atau ketergantungan terhadap nilai keluaran sebelumnya. Contoh rangkaian kombinasional tersebut adalah multiplekser, enkoder, dekoder, demultiplekser, konverter kode dan ALU.

Selain rangkaian kombinasional, sistem komputer tersusun atas rangkaian sekuensial. Berbeda dengan rangkaian kombinasional, rangkaian sekuensial mempunyai nilai keluaran di suatu waktu ditentukan oleh nilai masukannya waktu itu dan keadaan rangkaian sebelumnya.

Rangkaian ini membutuhkan elemen memori untuk menyimpan nilai keadaan dan/atau keluaran sebelumnya. Elemen dasar untuk menyimpan data 1 bit adalah pengunci (latch) dan flip-flop. Rangkaian sekuensial n bit tersusun atas n buah elemen dasar flip-flop dan/atau latch. Contoh rangkaian sekuensial ini adalah register dan pencacah (counter). Continue reading Rangkaian Sekuensial (Bagian 2)