Category Archives: Sistem Digital Lanjut

Catatan kuliah sistem digital lanjut: implementasi di IC TTL dan FPGA

Representasi Bilangan Digital

Pada bab-bab sebelumnya, telah dibahas tentang sintesis rangkaian logika dari spesifikasi masukan-keluaran yang diinginkan. Simulasi hasil sintesis dilakukan untuk mengevaluasi perilakunya dan dibandingkan dengan spesifikasi seharusnya menggunakan software. Rangkaian logika tersebut kemudian diimplementasikan ke rangkaian digital menggunakan chip TTL CMOS.

Hasil implementasi diuji untuk mengevaluasi perilakunya dengan mengumpankan tegangan masukan ke dalam rangkaian dan memonitor tegangan keluaran rangkaian. Pengujian ini merupakan proses verifikasi hasil implementasi menggunakan alat pembangkit dan pengukur sinyal.

Nilai keadaan yang diberikan ke rangkaian dan yang diperoleh di keluaran rangkaian dalam simulasi dan pengujian adalah nilai digital, yang dinyatakan dengan 0 dan 1. Dalam perambatannya sepanjang rangkaian, nilai ini juga dinyatakan dengan 0 dan 1.

Sistem komputer hanya mengenal keadaan 0 dan 1 (nilai digital). Komputer secara umum tersusun atas antarmuka masukan/keluaran, prosesor (CPU), memori dan media penyimpan (misalnya harddisk). Continue reading Representasi Bilangan Digital

Kisi-kisi UTS TKC-305 Sistem Digital Lanjut (2013)

Ujian Tengah Semester TKC-305 Sistem Digital Lanjut tahun ajaran 2013/2014 akan diadakan hari Senin, 21 Oktober 2013 jam 14.00 – 15.30 (90 menit) sesuai dengan jadwal yang diberikan oleh Prodi Siskom. Berikut materi pembelajaran yang akan diujikan dan perlu disiapkan oleh mahasiswa berdasarkan kompetensi yang diharapkan.

Secara umum, UTS ini menguji kemampuan mahasiswa untuk merancang rangkaian digital yang diimplementasikan menggunakan IC TTL maupun di device terprogram FPGA, seperti yang dituangkan dalam GBPP/SAP mata kuliah ini. Mahasiswa juga diharapkan dapat menganalisis dan mengevaluasi hasil perancangannya tersebut, baik dari rangkaiannya maupun menggunakan simulator.

Tentang Ujian

Kabel Programmer USB Tidak Terdeteksi di Xilinx Board?

Artikel ini membahas pemrograman file konfigurasi FPGA Xilinx ke board Xilinx Spartan-3E Starter Kit menggunakan iMPACT (Xilinx ISE). Board tersebut menggunakan kabel USB untuk mendownload konfigurasi FPGA, CPLD dan program flash ke dalam board. Pesan error berikut mungkin akan muncul saat kita akan ‘memprogram’ FPGA Xilinx menggunakan iMPACT:
Welcome to iMPACT
iMPACT Version: 11.1
...
Connecting to cable (Usb Port - USB21).
Checking cable driver.
File version of /opt/Xilinx/11.1/ISE/bin/lin/xusbdfwu.hex = 1030.
File version of /etc/hotplug/usb/xusbdfwu.fw/xusbdfwu.hex = 1030.
Using libusb.
Cable connection failed.
...
Connecting to cable (Parallel Port - parport0).
WARNING:iMPACT - Module windrvr6 is not loaded. Please reinstall the cable drivers. See Answer Record 2648.

Pesan error tersebut muncul saat driver belum terinstall di Linux (asumsi board Xilinx sudah terpasang dan kabel usb telah tersambung ke komputer Linux). Berikut solusinya.
Continue reading Kabel Programmer USB Tidak Terdeteksi di Xilinx Board?

Kisi-kisi Ujian Akhir TKC305 Sistem Digital Lanjut

Ujian akhir semester mata kuliah TKC305 Sistem Digital Lanjut akan diadakan hari Rabu, 2 Januari 2013 mulai jam 14.00 – 15.30 (90 menit). Dan sebagai pelengkap sarana pembelajaran, kisi-kisi ujian perlu disampaikan kepada mahasiswa. Begitulah materi yang saya peroleh saat pelatihan PEKERTI. Dan saya tidak pandai membuat kisi-kisi :).

Yang pasti UAS ini menguji standar kompetensi dan kompetensi dasar mahasiswa yang diperoleh selama proses pembelajaran TKC-305. Bukan hanya tentang pemahaman terhadap konsep, namun juga kemampuan mahasiswa untuk merancang dan mengevaluasi desain sistem digital. Jadi, bahan ujian meliputi seluruh materi kuliah TKC-305 dan juga kuliah prasyaratnya.

Secara khusus UAS ini menguji kemampuan mahasiswa untuk merancang dan mengevaluasi rangkaian digital yang diimplementasikan menggunakan IC TTL maupun di device terprogram FPGA, seperti yang dituangkan dalam GBPP/SAP mata kuliah ini.

Agar dapat merancang dan mengimplementasikan rangkaian digital (sekuensial dan kombinasional) di IC TTL maupun FPGA tersebut, mahasiswa harus mampu untuk: Continue reading Kisi-kisi Ujian Akhir TKC305 Sistem Digital Lanjut

HDL Testbench untuk Menguji Tugas #7 SDL

Berikut kode testbench HDL (verilog fixture) yang bisa digunakan untuk menguji HDL FSM deteksi urutan 1-1-0 dari tugas #7 kuliah Sistem Digital Lanjut. Asumsi masukan dari FSM adalah d (data), clk (clock) dan reset. Keluaran FSM adalah q dan qbar (not q).

Kode HDL modul testbench fsm adalah sebagai berikut:
Continue reading HDL Testbench untuk Menguji Tugas #7 SDL