Archive for the ‘Sistem Digital Lanjut’ category

HDL Testbench untuk Menguji Tugas #7 SDL

December 22nd, 2012

Berikut kode testbench HDL (verilog fixture) yang bisa digunakan untuk menguji HDL FSM deteksi urutan 1-1-0 dari tugas #7 kuliah Sistem Digital Lanjut. Asumsi masukan dari FSM adalah d (data), clk (clock) dan reset. Keluaran FSM adalah q dan qbar (not q).

Kode HDL modul testbench fsm adalah sebagai berikut:
» Read more: HDL Testbench untuk Menguji Tugas #7 SDL

Share on Facebook

Tugas Sistem Digital Lanjut TA 2012 – 2013

December 20th, 2012

Berikut rekap tugas mata kuliah sistem digital lanjut yang harus dikerjakan oleh mahasiswa yang mengambil mata kuliah tersebut. Materi tugas meliputi teknologi implementasi sistem digital, desain dan implementasi sistem digital menggunakan IC TTL, desain dan simulasi modul HDL rangkaian kombinasional, IC TTL untuk rangkaian sekuensial, desain dan simulasi modul HDL elemen dan rangkaian sekuensial serta desain FSM dan implementasi HDLnya.

Tugas dibendel satu dan diajukan paling lambat tanggal 28 Desember 2012. Pengajuan bendel tugas terlambat atau tidak dilakukan, maka nilai tugas 0.

» Read more: Tugas Sistem Digital Lanjut TA 2012 – 2013

Share on Facebook

HDL untuk Rangkaian Sekuensial Sinkron

December 16th, 2012

Kuliah TKC305 Sistem Digital Lanjut minggu ini akan membahas tentang HDL (hardware description language) untuk elemen dan rangkaian sekuensial (sinkron), meliputi modul flip-flop (D, T, JK), latch, register data, register geser, HDL untuk FSM Moore, dan modul pencacah. Sinkron berarti semua operasi rangkaian ini dikendalikan oleh sinyal clock, baik dengan transisi  (berbasis flip-flop) maupun level (berbasis latch).

Bahasa HDL yang digunakan adalah Verilog. Kode HDL harus bisa disintesis untuk FPGA Xilinx.

Setelah mempelajari materi ini, mahasiswa akan mampu untuk:

  1. [C5] memprogram modul Verilog untuk flip-flop, latch,register register geser dan pencacah sinkron/asinkron;
  2. [C6] mensimulasikan modul-modul tersebut;
  3. [C6] membuat modul-modul HDL tersintesis untuk counterdengan fungsi serupa dengan IC seri 74xx dan mensimulasikannya;

» Read more: HDL untuk Rangkaian Sekuensial Sinkron

Share on Facebook

Desain Rangkaian Sekuensial Sinkron dengan FSM

December 8th, 2012

Materi tentang desain rangkaian sekuensial sinkron telah diupdate. Materi ini merupakan bahan ajar kuliah Sistem Digital Lanjut di prodi Sistem Komputer Undip.

Rangkaian ini dirancang dari diagram FSM (finite state machine) menggunakan flip-flop D (data), T (toggle) dan JK. Teknik merancang rangkaian sekuensial ini akan diperlukan jika kita ingin membuat sistem digital yang bekerja secara sekuensial, yaitu keluaran sistem tidak hanya tergantung dari masukan, tapi juga dari keluaran sebelumnya. Sistem kemudian dapat diimplementasikan dengan menggunakan flip-flop di keluarga 74xx.

Materi yang dibahas meliputi konsep rangkaian sekuensial sinkron, analisis kebutuhan, desain FSM (model Moore): tabel keadaan, pemberian nilai keadaan, peta next-state dan peta keluaran,implementasi menggunakan DFF (data flip-flop/D), TFF (toggle flip-flop /T) dan JKFF (JK flip-flop), serta aturan-aturan dalam pemberian nilai keadaan agar dihasilkan rangkaian yang lebih efisien. Penjabaran materi dilakukan berdasarkan contoh-contoh desain kebutuhan rangkaian.

» Read more: Desain Rangkaian Sekuensial Sinkron dengan FSM

Share on Facebook

Desain Pencacah Sinkron 8-bit dengan HDL

December 7th, 2012

Dalam artikel ini, sebuah modul pencacah sinkron 8-bit akan diimplementasikan menggunakan HDL verilog. Modul harus tersintesis di FPGA Xilinx (Spartan). Artikel ini diambil dari bahasan kuliah sistem digital lanjut dan perancangan VLSI.

Pencacah sinkron ini merupakan rangkaian sekuensial yang operasinya di-trigger oleh transisi naik sinyal clock (posedge CLK). Kebutuhan spesifikasi modul secara lengkap adalah sebagai berikut:

  • lebar keluaran d 8-bit, mampu mencacah dari -128 sampai 127 (jika representasi bilangan bertanda)
  • operasi pencacahan sirkular
  • saat reset=1 maka keluaran d=0×00
  • pencacahan ditrigger oleh transisi naik sinyal clk
  • mempunyai 4 mode pencacahan yang ditunjukkan dalam tabel berikut:
ModeOperasiContoh urutan
00+10 -> 1- > 2 -> 3 -> 4
01+2120 -> 122 -> 124 -> 126 ->-128
10-29 -> 7 -> 5 -> 3 -> 1
11-13 -> 2 -> 1 -> 0 -> -1

» Read more: Desain Pencacah Sinkron 8-bit dengan HDL

Share on Facebook

Page optimized by WP Minify WordPress Plugin