Tag Archives: desain FSM

Rangkaian Sekuensial Sinkron

Rangkaian digital baik kombinasional maupun sekuensial telah dipelajari di bab-bab sebelumnya. Rangkaian kombinasional mempunyai keluaran yang nilainya hanya tergantung dari masukan pada saat itu, sedangkan rangkaian sekuensial mempunyai keluaran yang ditentukan oleh masukan saat itu dan keadaan rangkaian sebelumnya.

Dalam bab ini akan dibahas tentang perancangan rangkaian sekuensial sinkron. Rangkaian ini bersifat sekuensial, yaitu keluaran rangkaian tergantung dari keadaan rangkaian sebelumnya dan membutuhkan elemen penyimpan berupa flip-flop. Rangkaian bersifat sinkron karena perilaku rangkaian dibangkitkan oleh transisi sumber detak yang sama, yaitu sinyal Clk

Rangkaian sekuensial sinkron dirancang menggunakan diagram FSM (FSMFSM) atau mesin keadaan terbatas, sehingga disebut juga rangkaian FSM. Rangkaian FSM tersusun atas bagian kombinasional dan bagian sekuensial. Model FSM yang sering digunakan adalah model Moore dan Mealy.

Pokok bahasan di bab ini meliputi:

  • FSM: diagram keadaan (state diagram) dan tabel keadaan (state table)
  • desain FSM menggunakan model Moore
  • implementasi FSM menggunakan DFF, TFF dan JKFF
  • penyederhanaan rangkaian FSM dengan pemberian nilai keadaan
  • desain FSM menggunakan model Mealy
  • evaluasi rangkaian sekuensial sinkron

Setelah mempelajari bab ini, mahasiswa akan mampu untuk:

  1. [C6] menerapkan model FSM Moore dan Mealy untuk mendesain, mengimplementasikan dan mengevaluasi rangkaian sekuensial sinkron
  2. [C5] mengimplementasikan desain FSM menggunakan DFF
  3. [C5] mengimplementasikan desain FSM menggunakan TFF
  4. [C5] mengimplementasikan desain FSM menggunakan JKFF
  5. [C5] menyederhanakan rangkaian FSM dengan menerapkan aturan-aturan pemberian nilai keadaan yang dapat menghasilkan rangkaian yang lebih sederhana

Download materi kuliah#12 Rangkaian Sekuensial Sinkron (23/03/2014)

12-FSM-Mealy-deteksi11

9-74374-logic

Tugas Sistem Digital Lanjut TA 2012 – 2013

Berikut rekap tugas mata kuliah sistem digital lanjut yang harus dikerjakan oleh mahasiswa yang mengambil mata kuliah tersebut. Materi tugas meliputi teknologi implementasi sistem digital, desain dan implementasi sistem digital menggunakan IC TTL, desain dan simulasi modul HDL rangkaian kombinasional, IC TTL untuk rangkaian sekuensial, desain dan simulasi modul HDL elemen dan rangkaian sekuensial serta desain FSM dan implementasi HDLnya.

Tugas dibendel satu dan diajukan paling lambat tanggal 28 Desember 2012. Pengajuan bendel tugas terlambat atau tidak dilakukan, maka nilai tugas 0.

Continue reading Tugas Sistem Digital Lanjut TA 2012 – 2013

HDL untuk Rangkaian Sekuensial Sinkron

Kuliah TKC305 Sistem Digital Lanjut minggu ini akan membahas tentang HDL (hardware description language) untuk elemen dan rangkaian sekuensial (sinkron), meliputi modul flip-flop (D, T, JK), latch, register data, register geser, HDL untuk FSM Moore, dan modul pencacah. Sinkron berarti semua operasi rangkaian ini dikendalikan oleh sinyal clock, baik dengan transisi  (berbasis flip-flop) maupun level (berbasis latch).

Bahasa HDL yang digunakan adalah Verilog. Kode HDL harus bisa disintesis untuk FPGA Xilinx.

Setelah mempelajari materi ini, mahasiswa akan mampu untuk:

  1. [C5] memprogram modul Verilog untuk flip-flop, latch,register register geser dan pencacah sinkron/asinkron;
  2. [C6] mensimulasikan modul-modul tersebut;
  3. [C6] membuat modul-modul HDL tersintesis untuk counterdengan fungsi serupa dengan IC seri 74xx dan mensimulasikannya;

Continue reading HDL untuk Rangkaian Sekuensial Sinkron