Tag Archives: desain verilog

Tugas Desain Rangkaian Kombinasional

Kuliah TKC305 Sistem Digital Lanjut pertemuan 5 dan 6 akan membahas tentang desain HDL rangkaian kombinasional dengan Verilog. Blok rangkaian kombinasional yang akan dirancang adalah 1) multiplekser 4-ke-1, 16-ke-1, 2) enkoder biner 4-ke-22, enkoder prioritas, 3) dekoder/demultiplekser 3-ke-8 dan 4) dekoder BCD/hex ke 7-segmen.

Setelah mempelajari bab ini, mahasiswa akan mampu untuk 1) memprogram HDL Verilog untuk elemen-elemen rangkaian kombinasional dengan tepat (dapat tersintesis),  2) mensimulasikan dan menganalisis desain HDL rangkaian tersebut, 3) mensintesis desain rangkaian kombinasional dengan fungsi serupa IC seri 74xx untuk FPGA Xilinx, dan 4) mengevaluasi desain rangkaian tersebut melalui praktikum.

Sebagai kegiatan terstruktur, mahasiswa diwajibkan mengerjakan Tugas#5, yaitu membuat modul HDL untuk rangkaian kombinasional serupa IC seri 74xx. Tugas ini diketik komputer, disimpan dalam format file pdf dan dikirimkan ke email dengan format subjek NIM-tugas#5.

Continue reading Tugas Desain Rangkaian Kombinasional