Tag Archives: FSM testbench

HDL Testbench untuk Menguji Tugas #7 SDL

Berikut kode testbench HDL (verilog fixture) yang bisa digunakan untuk menguji HDL FSM deteksi urutan 1-1-0 dari tugas #7 kuliah Sistem Digital Lanjut. Asumsi masukan dari FSM adalah d (data), clk (clock) dan reset. Keluaran FSM adalah q dan qbar (not q).

Kode HDL modul testbench fsm adalah sebagai berikut:
Continue reading HDL Testbench untuk Menguji Tugas #7 SDL