Tag Archives: HDL

Tugas#1 TKC-305 Sistem Digital Lanjut

Kegiatan terstruktur dari bahasan pertemuan kedua kuliah TKC-305 Sistem Digital Lanjut adalah berupa tugas#1. Pertemuan kedua membahas tentang metodologi desain HDL menggunakan Xilinx ISE baik secara top-down atau bottom-up, struktural atau prosedural.

Tugas mahasiswa adalah sebagai berikut:

  1. Mahasiswa menginstall Xilinx ISE Webpack di laptopnya masing-masing. Petunjuk instalasi dapat dilihat di sini (Linux, tapi dapat diimplementasikan untuk Windows)
  2. Mahasiswa membuat kode HDL (modul) untuk fungsi sederhana dan mensimulasikan kode tersebut menggunakan simulator ISIM

Fungsi sederhana yang harus dibuat adalah “dekoder nama”. Diinginkan sistem yang mampu menghasilkan keluaran 10 karakter nama (ASCII) dari masukan urutan karakter dalam nama tersebut.

Contoh: nama 10 karakter “Eko Didik “, termasuk spasi. Jika masukan dekoder 0, maka keluar ‘E’ (1000101). Jika masukan dekoder 1, maka keluar ‘k’ (1101011). Dan seterusnya. Secara lengkap adalah sebagai berikut: Continue reading Tugas#1 TKC-305 Sistem Digital Lanjut

HDL untuk Rangkaian Sekuensial Sinkron

Kuliah TKC305 Sistem Digital Lanjut minggu ini akan membahas tentang HDL (hardware description language) untuk elemen dan rangkaian sekuensial (sinkron), meliputi modul flip-flop (D, T, JK), latch, register data, register geser, HDL untuk FSM Moore, dan modul pencacah. Sinkron berarti semua operasi rangkaian ini dikendalikan oleh sinyal clock, baik dengan transisi  (berbasis flip-flop) maupun level (berbasis latch).

Bahasa HDL yang digunakan adalah Verilog. Kode HDL harus bisa disintesis untuk FPGA Xilinx.

Setelah mempelajari materi ini, mahasiswa akan mampu untuk:

  1. [C5] memprogram modul Verilog untuk flip-flop, latch,register register geser dan pencacah sinkron/asinkron;
  2. [C6] mensimulasikan modul-modul tersebut;
  3. [C6] membuat modul-modul HDL tersintesis untuk counterdengan fungsi serupa dengan IC seri 74xx dan mensimulasikannya;

Continue reading HDL untuk Rangkaian Sekuensial Sinkron

TKC305 Sistem Digital Lanjut (2012)

Kredit:2 SKS Kuliah, 1 SKS Praktikum
Dosen:Eko Didik Widianto (Lab Embedded, Siskom Undip)email: didik@at@undip(dot)ac(dot)id
Metode pembelajaran:tatap muka (2 x 50 menit), presentasi materi, diskusi, latihan, tugas
Waktu:±14 Minggu (termasuk UTS dan UAS)
Silabus:Lihat GBPP/SAP dan kontrak pembelajaran

Deskripsi Kuliah
TKC305 Sistem Digital Lanjut ini merupakan mata kuliah lanjutan setelah TSK-205 Sistem Digital di jurusan Sistem Komputer. Sebelumnya mata kuliah ini mempunyai kode TSK-505. Di TSK-205, mahasiswa telah mempelajari dasar-dasar sistem digital mulai dari konsep, aljabar Boolean, analisis dan sintesis rangkaian logika, rangkaian logika minimal, teknologi implementasi dengan CMOS dan mengimplementasikannya menggunakan chip standar TTL (dan CMOS), representasi bilangan dan operasi aritmetika, blok rangkaian kombinasional, rangkaian sekuensial: latch, flip-flop, register dan counter.

Di TSK-505, mahasiswa akan belajar tentang desain dan implementasi rangkaian kombinasional dan sekuensial tersebut menggunakan chip standar TTL (dan CMOS) untuk rangkaian yang lebih kompleks dan teknologi device terprogram (CPLD/FPGA) berbasis Xilinx. Bahasa HDL (Hardware Description Language) yang digunakan untuk merancang sistem digital terprogram adalah Verilog.

Kuliah TKC305 Sistem Digital Lanjut mempelajari hal-hal sebagai berikut:

  1. Teknologi implementasi sistem digital: gerbang logika CMOS, IC standar seri 7400, PLD, FPGA, ASIC dan CAD untuk mengimplementasikan sistem
  2. Desain rangkaian kombinasional: multiplekser, dekoder, enkoder, kode konverter, komparator dan deskripsi HDLnya
  3. Elemen rangkaian sekuensial: latch (SR, D), flip-flop (D, T, JK), register, shift register, counter/pencacah up/down sinkron dan asinkron, pencacah lainnya dan deskripsi HDLnya
  4. Desain rangkaian sekuensial sinkron: FSM meliputi diagram, tabel dan assignment state serta pemilihan flip-flop untuk implementasi, model Moore, model Mealy, desain FSM dengan HDL, minimisasi state, contoh implementasi (serial adder, counter) dan analisisnya
  5. Desain rangkaian sekuensial asinkron: analisis, sintesis, reduksi dan assignment state serta contoh desainnya

Mata kuliah prasyarat: TSK-205/ (Sistem Digital)
Mata kuliah yang berkaitan adalah TSK-305 (Teknik Mikroprosesor) dan TSK-307 (Organisasi Komputer). TKC305 juga akan menjadi prasyarat untuk kuliah pilihan TKC405 Desain Sistem VLSI.

Web kuliah sebelumnya:

Pengumuman

Continue reading TKC305 Sistem Digital Lanjut (2012)