Tag Archives: model Moore

Perancangan Rangkaian Sekuensial Sinkron

12-FSM-moore-vs-mealyRangkaian digital baik kombinasional maupun sekuensial telah dipelajari di bab-bab sebelumnya. Rangkaian kombinasional mempunyai keluaran yang nilainya hanya tergantung dari masukan pada saat itu, sedangkan sekuensial mempunyai keluaran yang ditentukan oleh masukan saat itu dan keadaan rangkaian sebelumnya.

Dalam bab ini akan dibahas tentang perancangan rangkaian sekuensial sinkron. Rangkaian ini bersifat sekuensial, yaitu keluaran rangkaian tergantung dari keadaan rangkaian sebelumnya dan membutuhkan elemen penyimpan berupa flip-flop. Rangkaian bersifat sinkron karena perilaku rangkaian dibangkitkan oleh transisi sumber detak yang sama, yaitu sinyal Clk. Rangkaian sekuensial sinkron dirancang menggunakan diagram FSM atau mesin keadaan terbatas, sehingga disebut juga rangkaian FSM.

Rangkaian FSM tersusun atas bagian kombinasional dan bagian sekuensial. Model FSM yang sering digunakan adalah model Moore dan Mealy. Pokok bahasan di bab ini meliputi: Continue reading Perancangan Rangkaian Sekuensial Sinkron

TKC205 – Sistem Digital (2015, Genap)

Kredit:2 SKS Kuliah, 1 SKS Praktikum (TKC-309)
Dosen:
  1. Eko Didik Widianto, email: didik@at@undip(dot)ac(dot)id
  2. Dania Eridani, email: dania@at@ce(dot)undip(dot)ac(dot)id
Metode pembelajaran:tatap muka (2 x 50 menit), presentasi materi, diskusi, tugas, diskusi kelompok
Durasi:±16 Minggu

Jadwal (lihat jadwal lengkap)

  • Kelas A, Hari Kamis, jam 07.00 – 08.40, Ruang D205
  • Kelas B, Hari Senin, jam 10.20 – 12.00, Ruang E201-E202
DeskripsiStandar KompetensiEvaluasiBuku AcuanRencana KuliahContoh UTS/UASSaran & Komentar

Deskripsi Kuliah

Kuliah ini merupakan kuliah wajib di program studi Sistem Komputer, Fakultas Teknik Undip. Kuliah ini mempelajari dasar-dasar sistem digital mulai dari konsep, analisis, perancangan, implementasi dan evaluasi rangkaian logika. Konsep dan analisis rangkaian logika meliputi gerbang logika, ekspresi dan persamaan logika, aljabar Boolean, representasi bilangan digital dan operasi aritmetika. Perancangan (sintesis) ditujukan untuk menghasilkan rangkaian logika yang optimal (seringkali minimal) dengan menyederhanakan persamaan logika menggunakan aljabar Boolean, peta Karnaugh dan metode tabular Quine-McKluskey. Perancangan dilakukan untuk menghasilkan rangkaian kombinasional dan/atau sekuensial. Perancangan rangkaian sekuensial sinkron dilakukan menggunakan model Moore dan Mealy. Teknologi implementasi diarahkan menggunakan chip standar TTL (Transistor-transistor logic). Evaluasi rangkaian dilakukan untuk menverifikasi desain rangkaian lewat pengujian atau menggunakan program bantu simulator. Pokok bahasannya tersusun atas 5 bagian, yaitu: Continue reading TKC205 – Sistem Digital (2015, Genap)

Rangkaian Sekuensial Sinkron

Rangkaian digital baik kombinasional maupun sekuensial telah dipelajari di bab-bab sebelumnya. Rangkaian kombinasional mempunyai keluaran yang nilainya hanya tergantung dari masukan pada saat itu, sedangkan rangkaian sekuensial mempunyai keluaran yang ditentukan oleh masukan saat itu dan keadaan rangkaian sebelumnya.

Dalam bab ini akan dibahas tentang perancangan rangkaian sekuensial sinkron. Rangkaian ini bersifat sekuensial, yaitu keluaran rangkaian tergantung dari keadaan rangkaian sebelumnya dan membutuhkan elemen penyimpan berupa flip-flop. Rangkaian bersifat sinkron karena perilaku rangkaian dibangkitkan oleh transisi sumber detak yang sama, yaitu sinyal Clk

Rangkaian sekuensial sinkron dirancang menggunakan diagram FSM (FSMFSM) atau mesin keadaan terbatas, sehingga disebut juga rangkaian FSM. Rangkaian FSM tersusun atas bagian kombinasional dan bagian sekuensial. Model FSM yang sering digunakan adalah model Moore dan Mealy.

Pokok bahasan di bab ini meliputi:

  • FSM: diagram keadaan (state diagram) dan tabel keadaan (state table)
  • desain FSM menggunakan model Moore
  • implementasi FSM menggunakan DFF, TFF dan JKFF
  • penyederhanaan rangkaian FSM dengan pemberian nilai keadaan
  • desain FSM menggunakan model Mealy
  • evaluasi rangkaian sekuensial sinkron

Setelah mempelajari bab ini, mahasiswa akan mampu untuk:

  1. [C6] menerapkan model FSM Moore dan Mealy untuk mendesain, mengimplementasikan dan mengevaluasi rangkaian sekuensial sinkron
  2. [C5] mengimplementasikan desain FSM menggunakan DFF
  3. [C5] mengimplementasikan desain FSM menggunakan TFF
  4. [C5] mengimplementasikan desain FSM menggunakan JKFF
  5. [C5] menyederhanakan rangkaian FSM dengan menerapkan aturan-aturan pemberian nilai keadaan yang dapat menghasilkan rangkaian yang lebih sederhana

Download materi kuliah#12 Rangkaian Sekuensial Sinkron (23/03/2014)

12-FSM-Mealy-deteksi11

9-74374-logic