Tag Archives: pemrograman verilog

Kisi-Kisi UAS TKC-305 Sistem Digital Lanjut TA 2014/2015

Ujian Akhir Semester (UAS) mata kuliah TKC-305 Sistem Digital Lanjut akan dilaksanakan hari Senin, 29 Desember 2014 jam 14.00-15.30 (90 menit). Berikut materi yang akan diujikan dan perlu disiapkan oleh mahasiswa yang mengambil mata kuliah ini.

Tentang Ujian

  • Sifat ujian: buka 1 lembar catatan A4 atau folio
  • Tipe soal: uraian
  • Tujuan: mengevaluasi pemahaman mahasiswa dan kemampuan desain serta evaluasi sistem digital lanjut menggunakan bahasa deskripsi hardware (HDL) jika diberikan satu kebutuhan spesifikasi masukan-keluaran sistem (level kognitif C1 sampai C5)

Materi Ujian
Materi secara lengkap dapat dilihat di http://didik.blog.undip.ac.id/2012/09/02/tkc-305-sistem-digital-lanjut-2012/.

  1. Teknologi implementasi sistem digital, terutama menggunakan PLD
  2. Metodologi desain sistem digital dan pengantar HDL
  3. Dasar-dasar Pemrograman Verilog
  4. Desain rangkaian kombinasional dengan HDL. Materi pelengkap yang dapat digunakan: Modul2-RangkaianKombinasional-1 dan Modul3-RangkaianKombinasional-2
  5. Elemen rangkaian sekuensial: latch dan flip-flop
  6. Register dan Pencacah
  7. Desain rangkaian sekuensial sinkron (Moore)
  8. HDL untuk Elemen dan Rangkaian Sekuensial
    Continue reading Kisi-Kisi UAS TKC-305 Sistem Digital Lanjut TA 2014/2015

Penjelasan Soal UTS Sistem Digital Lanjut

Ujian Tengah Semester TA 2014/2014 untuk mata kuliah TKC-305 Sistem Digital Lanjut dilaksanakan hari Senin, 27 Oktober 2014. Ujian bersifat take home test, yang berarti mahasiswa mengerjakan solusi soal UTS tersebut bukan di kelas, alias di rumah. Solusi dikumpulkan paling lambat hari Jum’at, 31 Oktober 2014 jam 08.00. Solusi yang dikumpulkan lewat tanggal dan jam tersebut akan dinilai 0.

Untuk mengerjakan soal tersebut, mahasiswa harus sudah mempunyai topik aplikasi sistem digital yang dapat diimplementasikan dengan HDL dan bersifat unik. Mahasiswa dipersilahkan mengambilnya dari topik tugasnya masing-masing. Jika dijumpai topik dan solusi yang sama, maka nilai tiap mahasiswa akan dibagi berdasarkan jumlah mahasiswa dengan topik dan solusi yang sama tersebut.

Solusi diketik dan dicetak di kertas A4. Tulisan menggunakan bahasa Indonesia yang baku. Sistematika tulisan disesuaikan dengan soal. Tulisan menggunakan format paragraf 1.5 spasi, huruf Times New Roman 12pt. Ketentuan lain standar saja, misalnya margin.

Solusi desain yang diinginkan adalah hanya sampai simulasi dan analisisnya. Sintesis dan skematik RTLnya tidak diperlukan.

Aplikasi sistem digital yang akan diimplementasikan dapat terdiri atas modul-modul kombinasional dan sekuensial. Modul kombinasional meliputi gerbang dan rangkaian logika, multiplekster, enkoder, dekoder, demultiplekser, konverter kode, unit penjumlah, pengurang, komparator, pengali, pembagi, dan modul lainnya. Modul sekuensial meliputi latch, flip-flop, register, pencacah, FSM (finite state machine), RAM dan modul lainnya. Modul generator juga dapat digunakan misalnya generator sinyal detak (clock).

Continue reading Penjelasan Soal UTS Sistem Digital Lanjut