Tag Archives: sintesis

Tugas Solusi Quiz dan UTS Sistem Digital

Dalam mempersiapkan ujian akhir semester TA 2010/2011, mahasiswa peserta kuliah TSK205 Sistem Digital perlu diberikan latihan.  Latihan ini adalah berupa tugas mengerjakan soal-soal dari Quiz#1-4 dan UTS. Tujuannya adalah agar mereka lebih memahami semua materi yang telah diberikan sesuai dengan SAP/GBPP.

Materi dalam Quiz dan UTS dapa diuraikan sebagai berikut:

  1. Quiz#1 tentang rangkaian logika, analisis dan sintesis menggunakan ekspresi logika (TSK205-Kuis#1_R1, TSK205-Kuis#1_R2)
  2. Quiz#2 tentang rangkaian logika, analisis dan sintesis menggunakan ekspresi, tabel kebenaran, k-map atau Quine-mcKluskey (TSK205-Kuis#2_R1, TSK205-Kuis#2_R2)
  3. Quiz#3 tentang LUT, representasi bilangan dan operasi aritmatika serta rangkaian aritmatika (Quiz3-TSK205-R1, Quiz3-TSK205-R2)
  4. Quiz#4 tentang rangkaian kombinasional dan sekuensial (tobe defined)
  5. UTS tentang rangkaian logika, analisis dan sistesis, semua materi kuliah #1-7 (UTS-TSK205-SistemDigital-2011)

Pesan untuk mahasiswa Sistem Digital:

  • Tugas dikerjakan mandiri
  • Tugas dikumpulkan sebelum tanggal 20 Juni 2011
  • Mahasiswa baik R1 atau R2 bebas memilih tiap soal Quiz. Namun, sebaiknya mahasiswa R1 memilih soal kuis untuk R2 dan sebaliknya
  • Perlu ditegaskan bahwa tugas ini melatih mahasiswa untuk menyelesaikan problem-problem digital dan memperdalam pemahaman solusi yang perlu diberikan, sehingga usahakan dikerjakan sendiri dan kerjakan sebaik-baiknya. Kalau masih tidak memahami materi kuis, bisa ditanyakan ke teman-temannya yang telah mengerti atau datang ke lab Sistem Embedded

Jadi, selamat mengerjakan tugas ini. Saya hanya berdoa semoga kuliah ini bisa bermanfaat bagi Anda saat ini, nanti dan kapan pun saat Anda mengaplikasikannya untuk memberikan kebaikan di dunia ini.

UTS TSK-205 Sistem Digital

Ujian tengah semester untuk mata kuliah TSK-205 Sistem Digital dilaksanakan hari ini (Rabu, 20 April 2011 jam 07.30). UTS ini diikuti oleh mahasiswa R1 dan R2 angkatan 2010. Tempat ujian dibagi menjadi 4 ruang untuk 120-an mahasiswa.

Ujian ini mengevaluasi pemahaman mahasiswa tentang sintesis dan analisis rangkaian logika. Satu problem desain dideskripsikan, yaitu berupa 3 buah fungsi dengan 4-variabel. Mahasiswa harus mendesain rangkaian minimum masing-masing 3 buah fungsi tersebut dan juga rangkaian multi-keluaran. Dalam desain, mahasiswa bebas memilih metode penyederhanaan fungsi baik dengan aljabar, K-map maupun tabular Quine. Rangkaian logika dan bentuk persamaan fungsinya juga bebas, bisa dalam bentuk SOP maupun POS, rangkaian 2-level maupun multilevel.

Kemudian, dari rangkaian multilevel, dilakukan analisis dengan 5 buah data untuk menguji rangkaian yang telah didesain.

Waktu ujian adalah 90 menit. Saya harus membatasi soal disesuaikan dengan waktu pengerjaan, misalnya jumlah prime implicant tiap fungsi dibatasi 3. Ini akan banyak mengurangi waktu pengerjaan.

Saat mahasiswa mengerjakan soal ujian, sempat juga saya masuk ke ruang. Ambil gambar, melihat ekspresi mahasiswa yang serius :D. Sempat juga membuat solusi UTS. Silahkan download sebagai referensi. Saya katakan ini adalah salah satu desain rangkaian untuk problem di atas. Ada kemungkinan desain lain.

File: salah satu solusi UTS TSK-205

Implementasi Rangkaian Logika: CMOS dan Tinjauan Praktikal

Minggu terakhir sebelum UTS, kuliah TSK-205 Sistem Digital akan diisi dengan pembahasan materi tentang implementasi rangkaian logika. Minggu ini adalah pertemuan ke-7 sesuai dengan GBPP TSK-205.

Setelah sebelumnya mahasiswa belajar tentang sintesis dan analisis rangkaian logika, minggu ini mahasiswa diajak untuk melihat bagaimana rangkaian tersebut diimplementasikan di chip (IC, integrated circuit). Teknologi yang akan dipelajari adalah CMOS. CMOS digunakan untuk membuat gerbang-gerbang logika penyusun rangkaian. Gerbang tersebut adalah NOT, NAND, NOR, AND, OR, BUF, Tristate, TG/transmission gate.

Selain itu, mahasiswa juga diajak untuk memahami abstraksi sistem digital. Abstraksi ini membuat desain rangkaian kompleks dapat dilakukan tanpa perlu fokus dengan implementasinya. Ia menghubungkan antara proses desain dengan implementasi. Abstraksi ini menggunakan asumsi-asumsi dengan memastikan rangkaian memenuhi konstrain agar asumsi valid (disiplin).

Materi kuliah terbagi menjadi 3 bagian:

  1. Teknologi CMOS (Complementary Metal Oxide Semiconductor)
    • Rangkaian pull-up (PUN) dengan PMOS (p-channel) dan pull-down (PDN) dengan NMOS
    • CMOS sebagai bentuk dari pasangan PUN dan PDN secara dual
    • Implementasi gerbang logika dengan CMOS (NOT, NAND, NOR, AND, OR)
  2. Asumsi dalam abstraksi sistem digital dan disiplin yang harus diikuti
    Asumsi meliputi level logika, beban statis, beban kapasitif, konduktor sempurna dan delay propagasi
  3. Buffer, Tristate dan Transmission Gate
    • buffer dan fungsinya, tristate dan transmission gate
    • Implementasinya dengan CMOS

Selain pemaparan materi, kuis #2 juga akan dilaksanakan setelah pemaparan selama 50 menit. Jadi materi harus disampaikan dalam 50 menit. Mudah-mudahan bisa mengejar sampai selesai (minimal bagian 1).

Materi dapat didownload di sini.

 

Sintesis Rangkaian Logika

Sintesis dalam artikel ini mengacu ke proses untuk membangkitkan rangkaian logika dari deskripsi perilaku fungsional yang diinginkan. Dalam perancangan sistem digital, sintesis merupakan proses mapping rancangan RTL (register-transfer level) yang mendeskripsikan perilaku sistem digital ke dalam netlist level gerbang logika sesuai teknologi chip target yang digunakan.

Sintesis rangkaian logika ini telah dibahas di kuliah TSK-205 Sistem Digital. Di program studi Sistem Komputer – Undip, materi diberikan kepada mahasiswa S1 di semester 2. Sintesis rangkaian logika ini dibahas di pertemuan 1-3.

Materi kuliah 1 membahas tentang metodologi perancangan sistem. Kuliah 2 membahas tentang konsep rangkaian digital, fungsi logika, representasi fungsi logika dengan tabel kebenaran dan ekspresi logika, variabel, ekspresi dan persamaan logika, serta gerbang logika dan rangkaian logika. Kuliah 3 membahas tentang aljabar Boolean, sintesis rangkaian logika, persamaan sum-of-product (SOP) dan product-of-sum (POS), minterm, maxterm, dan bentuk kanonik SOP dan POS, penyederhanaan ekspresi menggunakan aljabar, implementasi rangkaian dengan susunan gerbang AND-OR, OR-AND, NAND-NAND dan NOR-NOR.

Ekstraksi materi-materi tersebut saya susun dalam handout tentang sintesis rangkaian logika. Pendalaman konsep dan langkah desain fundamental rangkaian digital (logika) ditekankan. Konsep dan langkah desain harus dipahami karena merupakan salah satu kompetensi dasar bagi mahasiswa sistem komputer dan menjadi landasan ilmu untuk kuliah-kuliah tingkat lanjut.

Continue reading Sintesis Rangkaian Logika

TSK-205 Sistem Digital (2010)

Kredit:2 SKS Kuliah, 1 SKS Praktikum
Dosen:Eko Didik Widianto (Lab Embedded, Siskom Undip) 

email: didik@at@undip(dot)ac(dot)id

Metode pengajaran:tatap muka (2 x 50 menit), presentasi materi, diskusi
Waktu:±14 Minggu (pertemuan)

Deskripsi Kuliah

Dasar-dasar sistem digital: konsep, aljabar Boolean, analisis dan sintesis rangkaian logika, rangkaian logika optimal, teknologi implementasi dengan CMOS dan PLD, representasi bilangan dan operasi aritmetika, blok rangkaian kombinasional, rangkaian sekuensial: latch, flip-flop, register dan counter, serta desain rangkaian sekuensial sinkron/FSM: model Moore dan Mealy. Teknologi implementasi diarahkan menggunakan chip standar TTL dan CMOS.

Kuliah TSK205 menjadi landasan untuk mata kuliah lanjut, seperti TSK305 (Teknik Mikroprosesor), TSK307 (Organisasi Komputer), TSK505 (Sistem Digital Lanjut) dan TSK507 (Sistem Embedded).

Continue reading TSK-205 Sistem Digital (2010)