Tag Archives: verilog

Tugas#1 TKC-305 Sistem Digital Lanjut

Kegiatan terstruktur dari bahasan pertemuan kedua kuliah TKC-305 Sistem Digital Lanjut adalah berupa tugas#1. Pertemuan kedua membahas tentang metodologi desain HDL menggunakan Xilinx ISE baik secara top-down atau bottom-up, struktural atau prosedural.

Tugas mahasiswa adalah sebagai berikut:

  1. Mahasiswa menginstall Xilinx ISE Webpack di laptopnya masing-masing. Petunjuk instalasi dapat dilihat di sini (Linux, tapi dapat diimplementasikan untuk Windows)
  2. Mahasiswa membuat kode HDL (modul) untuk fungsi sederhana dan mensimulasikan kode tersebut menggunakan simulator ISIM

Fungsi sederhana yang harus dibuat adalah “dekoder nama”. Diinginkan sistem yang mampu menghasilkan keluaran 10 karakter nama (ASCII) dari masukan urutan karakter dalam nama tersebut.

Contoh: nama 10 karakter “Eko Didik “, termasuk spasi. Jika masukan dekoder 0, maka keluar ‘E’ (1000101). Jika masukan dekoder 1, maka keluar ‘k’ (1101011). Dan seterusnya. Secara lengkap adalah sebagai berikut: Continue reading Tugas#1 TKC-305 Sistem Digital Lanjut

HDL untuk Rangkaian Sekuensial Sinkron

Kuliah TKC305 Sistem Digital Lanjut minggu ini akan membahas tentang HDL (hardware description language) untuk elemen dan rangkaian sekuensial (sinkron), meliputi modul flip-flop (D, T, JK), latch, register data, register geser, HDL untuk FSM Moore, dan modul pencacah. Sinkron berarti semua operasi rangkaian ini dikendalikan oleh sinyal clock, baik dengan transisi  (berbasis flip-flop) maupun level (berbasis latch).

Bahasa HDL yang digunakan adalah Verilog. Kode HDL harus bisa disintesis untuk FPGA Xilinx.

Setelah mempelajari materi ini, mahasiswa akan mampu untuk:

  1. [C5] memprogram modul Verilog untuk flip-flop, latch,register register geser dan pencacah sinkron/asinkron;
  2. [C6] mensimulasikan modul-modul tersebut;
  3. [C6] membuat modul-modul HDL tersintesis untuk counterdengan fungsi serupa dengan IC seri 74xx dan mensimulasikannya;

Continue reading HDL untuk Rangkaian Sekuensial Sinkron

Desain Pencacah Sinkron 8-bit dengan HDL

Dalam artikel ini, sebuah modul pencacah sinkron 8-bit akan diimplementasikan menggunakan HDL verilog. Modul harus tersintesis di FPGA Xilinx (Spartan). Artikel ini diambil dari bahasan kuliah sistem digital lanjut dan perancangan VLSI.

Pencacah sinkron ini merupakan rangkaian sekuensial yang operasinya di-trigger oleh transisi naik sinyal clock (posedge CLK). Kebutuhan spesifikasi modul secara lengkap adalah sebagai berikut:

  • lebar keluaran d 8-bit, mampu mencacah dari -128 sampai 127 (jika representasi bilangan bertanda)
  • operasi pencacahan sirkular
  • saat reset=1 maka keluaran d=0x00
  • pencacahan ditrigger oleh transisi naik sinyal clk
  • mempunyai 4 mode pencacahan yang ditunjukkan dalam tabel berikut:
ModeOperasiContoh urutan
00+10 -> 1- > 2 -> 3 -> 4
01+2120 -> 122 -> 124 -> 126 ->-128
10-29 -> 7 -> 5 -> 3 -> 1
11-13 -> 2 -> 1 -> 0 -> -1

Continue reading Desain Pencacah Sinkron 8-bit dengan HDL